Освойте проектирование интерфейсов памяти DDR4 и DDR5. Изучите последовательную топологию, временные ограничения, требования к импедансу и методы компоновки для надежных систем памяти.
| Тип | Скорость | Напряжение | Импеданс DQ | Импеданс CLK | Топология |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Последовательная |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Последовательная |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Последовательная |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Последовательная |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Точка-точка |
Последовательная топология направляет сигналы тактовой частоты, команд и адресов последовательно от контроллера к каждому чипу DRAM. Это создает преднамеренное рассогласование, которое компенсируется во время обучения. Она улучшает целостность сигнала за счет уменьшения длины заглушек и отражений по сравнению с топологией T-branch, используемой в более старых поколениях DDR.
Сигналы данных DDR основаны на байтовых линиях - каждый байт DQ (8 бит) маршрутизируется к определенным контактам на DRAM. Согласуйте длины DQ в пределах каждой байтовой линии (±25 mil для DDR4). Сигналы DQ являются точка-точка. Используйте однопроводный импеданс 40Ω. Маршрутизируйте DQ на внутренних слоях для лучшей изоляции от CMD/ADDR.
Выравнивание записи - это процедура обучения, которая компенсирует расхождение fly-by. Контроллер отправляет DQS, а DRAM сравнивает прибытие DQS с тактовым сигналом. Контроллер независимо регулирует тайминг DQS для каждой DRAM. Это позволяет последовательной топологии работать несмотря на преднамеренное рассогласование тактовых сигналов между DRAM.