Domine el diseño de interfaces de memoria DDR4 y DDR5. Aprenda topología fly-by, restricciones de temporización, requisitos de impedancia y técnicas de diseño para sistemas de memoria confiables.
| Tipo | Velocidad | Voltaje | Impedancia DQ | Impedancia CLK | Topología |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Punto a punto |
La topología fly-by enruta las señales de reloj, comando y dirección secuencialmente desde el controlador a cada chip DRAM. Esto crea un desfase intencional que se compensa durante el entrenamiento. Mejora la integridad de la señal al reducir las longitudes de stub y reflexiones en comparación con la topología T-branch utilizada en generaciones DDR más antiguas.
Las señales de datos DDR se basan en carriles de bytes: cada byte DQ (8 bits) se enruta a pines específicos en la DRAM. Haga coincidir las longitudes DQ dentro de cada carril de bytes (±25 mils para DDR4). Las señales DQ son punto a punto. Use impedancia single-ended de 40Ω. Enrute DQ en capas internas para mejor aislamiento de CMD/ADDR.
El nivelación de escritura es un procedimiento de entrenamiento que compensa el desfase fly-by. El controlador envía DQS y la DRAM compara la llegada de DQS con el reloj. El controlador ajusta el tiempo DQS a cada DRAM de forma independiente. Esto permite que la topología fly-by funcione a pesar del desfase de reloj intencional entre DRAMs.