Beherrschen Sie das Design von DDR4- und DDR5-Speicherschnittstellen. Lernen Sie Fly-by-Topologie, Timing-Einschränkungen, Impedanzanforderungen und Layout-Techniken für zuverlässige Speichersysteme.
| Typ | Geschwindigkeit | Spannung | DQ-Impedanz | CLK-Impedanz | Topologie |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Punkt-zu-Punkt |
Die Fly-by-Topologie leitet Takt-, Befehls- und Adresssignale sequenziell vom Controller zu jedem DRAM-Chip. Dies erzeugt absichtliche Verzögerungen, die während des Trainings kompensiert werden. Sie verbessert die Signalintegrität durch Reduzierung von Stub-Längen und Reflexionen im Vergleich zur T-Branch-Topologie, die in älteren DDR-Generationen verwendet wurde.
DDR-Datensignale basieren auf Byte-Lanes - jedes DQ-Byte (8 Bit) wird zu spezifischen Pins auf dem DRAM geroutet. Gleichen Sie DQ-Längen innerhalb jeder Byte-Lane an (±25 mils für DDR4). DQ-Signale sind Punkt-zu-Punkt. Verwenden Sie 40Ω Single-Ended-Impedanz. Routen Sie DQ auf inneren Lagen für bessere Isolation von CMD/ADDR.
Write Leveling ist ein Trainingsprozess, der die Fly-by-Verzögerung kompensiert. Der Controller sendet DQS und das DRAM vergleicht die DQS-Ankunft mit dem Takt. Der Controller passt das DQS-Timing zu jedem DRAM unabhängig an. Dies ermöglicht der Fly-by-Topologie zu funktionieren, trotz absichtlicher Taktverschiebung zwischen DRAMs.