Domine o design de interfaces de memória DDR4 e DDR5. Aprenda topologia fly-by, restrições de temporização, requisitos de impedância e técnicas de layout para sistemas de memória confiáveis.
| Tipo | Velocidade | Tensão | Impedância DQ | Impedância CLK | Topologia |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Ponto a ponto |
A topologia fly-by roteia os sinais de clock, comando e endereço sequencialmente do controlador para cada chip DRAM. Isso cria um desvio intencional que é compensado durante o treinamento. Ela melhora a integridade do sinal ao reduzir os comprimentos de stub e reflexões em comparação com a topologia T-branch usada em gerações DDR mais antigas.
Os sinais de dados DDR são baseados em faixas de bytes - cada byte DQ (8 bits) é roteado para pinos específicos no DRAM. Combine os comprimentos DQ dentro de cada faixa de bytes (±25 mils para DDR4). Os sinais DQ são ponto a ponto. Use impedância single-ended de 40Ω. Roteie DQ em camadas internas para melhor isolamento de CMD/ADDR.
O nivelamento de escrita é um procedimento de treinamento que compensa o desvio fly-by. O controlador envia DQS e o DRAM compara a chegada do DQS com o clock. O controlador ajusta o tempo DQS para cada DRAM independentemente. Isso permite que a topologia fly-by funcione apesar do desvio de clock intencional entre DRAMs.