Padroneggia il design delle interfacce di memoria DDR4 e DDR5. Impara la topologia fly-by, i vincoli temporali, i requisiti di impedenza e le tecniche di layout per sistemi di memoria affidabili.
| Tipo | Velocità | Tensione | Impedenza DQ | Impedenza CLK | Topologia |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Punto a punto |
La topologia fly-by instrada i segnali di clock, comando e indirizzo in sequenza dal controller a ogni chip DRAM. Questo crea uno skew intenzionale che viene compensato durante il training. Migliora l'integrità del segnale riducendo le lunghezze degli stub e le riflessioni rispetto alla topologia T-branch utilizzata nelle generazioni DDR più vecchie.
I segnali dati DDR si basano su corsie di byte - ogni byte DQ (8 bit) viene instradato verso pin specifici sulla DRAM. Abbina le lunghezze DQ all'interno di ogni corsia di byte (±25 mil per DDR4). I segnali DQ sono punto-punto. Usa impedenza single-ended di 40Ω. Instrada DQ su strati interni per un migliore isolamento da CMD/ADDR.
Il livellamento di scrittura è una procedura di training che compensa lo skew fly-by. Il controller invia DQS e la DRAM confronta l'arrivo di DQS con il clock. Il controller regola il timing DQS per ogni DRAM in modo indipendente. Ciò consente alla topologia fly-by di funzionare nonostante lo skew di clock intenzionale tra le DRAM.