| 类型 | 速度 | 电压 | DQ 阻抗 | CLK 阻抗 | 拓扑 |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | 飞线 |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | 飞线 |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | 飞线 |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | 飞线 |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | 点对点 |
飞线拓扑将时钟、命令和地址信号从控制器依次布线到每个 DRAM 芯片。这会产生在训练期间补偿的故意偏移。与旧 DDR 代中使用的 T 型分支拓扑相比，它通过减少短截线长度和反射来提高信号完整性。
DDR 数据信号基于字节通道 - 每个 DQ 字节（8 位）布线到 DRAM 上的特定引脚。在每个字节通道内匹配 DQ 长度（DDR4 为 ±25 密耳）。DQ 信号是点对点的。使用 40Ω 单端阻抗。在内层上布线 DQ 以更好地隔离 CMD/ADDR。
写入均衡是一个训练过程，用于补偿飞线偏移。控制器发送 DQS，DRAM 将 DQS 到达与时钟进行比较。控制器独立调整到每个 DRAM 的 DQS 时序。这允许飞线拓扑工作，尽管 DRAM 之间存在故意的时钟偏移。