免费在线 PCB 阻抗计算器
EDA 导入
从 KiCad 或 Altium 导入叠层
拖放或点击导入
Scroll to Zoom | Drag to Pan | 100%
参数
Ω
mil
mil
mil
分析与检查
DFM 检查
线宽/间距:4/4mil
公差:±10%
AI 工程助手
演示
示例输出 可制造性 警告 建议
结果
特征阻抗
单端模式
Z-se
56.6Ω
+13.1% 相对目标 (50Ω)
DFM 合规
插入损耗
@ 1 GHz
0.208
dB/inch
延迟
146.8 ps/in电感
8.30 nH/in电容
2.60 pF/in工程速查表
常用协议
USB 2.0
宽松容差
90Ω Diff
±15%
USB 3.x
关键长度匹配
90Ω Diff
±10%
PCIe Gen3/4
需低损耗材料
85Ω Diff
±10%
DDR4 Data
按字节通道匹配长度
40-50Ω SE
±5%
Ethernet
磁耦合
100Ω Diff
±15%
材料选择指南
- 标准 FR-4 (Tg 130-150)
低成本。适用于 <1GHz 数字电路。高损耗角正切 (Df ~0.02)。
- 高 Tg FR-4 (Tg 170+)
可靠适用于多层板 (>6L)。Isola 370HR。
- 低损耗 / 高速
10Gbps+ 必需。Megtron 6, Rogers 4350B。低 Df (~0.002)。
制造限制 (DFM)
最小线宽/间距 (标准)4/4 mil
最小线宽/间距 (高级)3/3 mil
最小钻孔 (机械)8 mil (0.2mm)
最小激光钻孔 (HDI)3-4 mil
宽高比 (过孔)8:1 (Std), 10:1 (Adv)
专业提示： 始终保持走线距离平面边缘至少 2H（2倍介电层高度），以防止阻抗不连续。
工程基础知识
PCB 设计阻抗基础
信号完整性工程师的必备知识。掌握这些概念以设计可靠的高速电路。
什么是特性阻抗 (Z₀)？
特性阻抗是沿传输线传播的波的电压与电流之比。它取决于走线的物理几何形状（宽度、厚度、距离地平面的高度）和 PCB 材料的介电常数 (Dk)。对于无损线路，Z₀ = √(L/C)，其中 L 是单位长度电感，C 是单位长度电容。
50Ω
单端数字信号, RF
75Ω
视频, 有线电视, 广播
100Ω
差分对 (USB, HDMI, PCIe)
关键阻抗公式
微带阻抗
Z₀ = (87/√(εᵣ+1.41)) × ln(5.98H/(0.8W+T))
外层走线的近似值。在 W/H > 0.1 且 εᵣ < 16 时有效。
εᵣ介电常数 (Dk)H到地平面的高度W走线宽度T走线厚度带状线阻抗
Z₀ = (60/√εᵣ) × ln(4H/(0.67π(0.8W+T)))
用于两个地平面之间的内层走线。更好的 EMI 屏蔽。
εᵣ介电常数H总介电层高度W走线宽度T走线厚度传播延迟
tpd = 85 × √(0.475εᵣ + 0.67) ps/in
信号传播一英寸所需的时间。对时序分析至关重要。
tpd传播延迟εᵣ有效介电常数差分阻抗
Zdiff = 2 × Z₀ × (1 - k)
用于差分对。k 是走线之间的耦合系数。
Zdiff差分阻抗Z₀单端阻抗k耦合系数 (0-1)趋肤深度
δ = √(ρ/(π×f×μ))
电流密度降至 37% 的深度。影响高频损耗。
δ趋肤深度ρ电阻率 (铜: 1.68×10⁻⁸ Ω·m)f频率 (Hz)过孔电感
L = 5.08h[ln(4h/d) + 1] nH
Johnson 过孔电感公式。对电源完整性至关重要。
h过孔高度 (英寸)d过孔直径 (英寸)L电感 (nH)快速参考表
常用 PCB 材料
| 材料 | Dk | Df | 应用场景 |
|---|---|---|---|
| FR-4 标准 | 4.2-4.5 | 0.02 | 通用, <3Gbps |
| FR-4 高 Tg | 4.2-4.4 | 0.018 | 无铅, 高温 |
| Isola 370HR | 4.04 | 0.021 | 高可靠性 |
| Megtron 6 | 3.4 | 0.002 | 高速, 25Gbps+ |
| Rogers 4350B | 3.48 | 0.0037 | RF/微波至 10GHz |
| Rogers 4003C | 3.55 | 0.0027 | 低成本 RF |
标准阻抗目标
| 接口 | Z₀ (单端) | Zdiff | 备注 |
|---|---|---|---|
| DDR4/DDR5 | 40Ω | 80Ω | ±10% 容差 |
| USB 2.0 | 45Ω | 90Ω | ±10% |
| USB 3.x/4 | 45Ω | 85Ω | ±10% |
| PCIe Gen3/4/5 | 50Ω | 85Ω | ±10% |
| HDMI 2.x | 50Ω | 100Ω | ±10% |
| Ethernet 1G | 50Ω | 100Ω | ±10% |
| SATA | 50Ω | 100Ω | ±15% |
铜重转换
| 重量 (oz) | 厚度 (mil) | 厚度 (μm) | 电流 (A/mm) |
|---|---|---|---|
| 0.5 oz | 0.7 mil | 17.5 μm | ~3A |
| 1 oz | 1.4 mil | 35 μm | ~6A |
| 2 oz | 2.8 mil | 70 μm | ~12A |
| 3 oz | 4.2 mil | 105 μm | ~18A |
趋肤深度 vs 频率
| 频率 | 趋肤深度 | 影响 |
|---|---|---|
| 100 MHz | 6.6 μm | 影响最小 |
| 1 GHz | 2.1 μm | 开始影响 0.5oz |
| 5 GHz | 0.93 μm | 明显损耗 |
| 10 GHz | 0.66 μm | 使用光滑铜箔 |
| 25 GHz | 0.42 μm | 关键 - 需要 HVLP |
微带 vs 带状线对比
微带
外层走线
- 传播速度更快 (FR-4 约 6.4 in/ns)
- 更易于探测和调试
- 制造成本更低
- EMI 辐射较高
- 更易受串扰影响
带状线
内层走线
- 优异的 EMI 屏蔽
- 走线间串扰更低
- 阻抗更一致
- 传播速度较慢 (约 5.8 in/ns)
- 测试访问困难
阻抗控制专业技巧
3W 规则
保持走线间距 ≥3× 走线宽度以减少串扰。对于关键信号，使用 5W。
回流路径
始终确保高速走线下方有连续的地平面。避免分割和开槽。
长度匹配
对于 DDR，数据线匹配在 ±10mil 以内。在较短走线上使用蛇形走线。
过孔残桩
对于 >10Gbps 信号进行过孔背钻。残桩会在 λ/4 频率处产生反射。
工程智能
工程师为何信赖 ImpedanceCalculator
高保真物理引擎结合 AI，在几秒钟内解决信号完整性问题。
实时精密物理
符合 IPC-2141 的求解器可即时反馈阻抗、电感和电容。
- 即时反馈
- 符合 IPC-2141
- 微带和带状线
100 Ω
Real-time Calculation
NarrowWide
AI 驱动分析
集成 AI 分析几何形状，检测制造风险和物理限制。
- 检测酸陷阱
- 警告高损耗
- 优化叠层
AI Detection
Acid Trap Risk
AI Detection
Impedance OK
频率相关损耗
计算目标频率范围内的插入损耗，确保信号完整性。
- 介电损耗 (Df)
- 趋肤效应损耗
- 粗糙度建模
Insertion Loss (dB/in)
1 GHz10 GHz20 GHz
10k+
每日计算量
99.9%
准确率
500+
材料库
IPC-2141
标准符合
常见问题
为什么 50Ω 是标准阻抗？
50Ω 是同轴电缆高功率处理能力 (30Ω) 和最低信号衰减 (77Ω) 之间的历史折衷。它后来成为 RF 和高速数字接口的标准，因为它在功率传输效率和实际制造容差之间取得了平衡。
Dk（介电常数）和 Df（损耗角正切）有什么区别？
Dk 影响阻抗和信号速度 - 更高的 Dk 意味着 50Ω 需要更窄的走线和更慢的信号。Df 决定高频时的介电损耗。对于 5Gbps 以上的信号，选择 Df < 0.01 的材料（如 Megtron 6），而不是标准 FR-4（Df ≈ 0.02）。
"趋肤效应"如何影响我的设计？
在高频 (>1GHz) 时，电流主要在导体表面流动。在 10GHz 时，铜的趋肤深度仅为 0.66μm。这会增加交流电阻和损耗。使用光滑 (HVLP) 铜箔，并考虑为高频设计使用更宽的走线。
我应该指定什么阻抗容差？
大多数数字信号的标准容差为 ±10%。对于关键 RF 应用，可能需要 ±5%，但会增加成本。始终考虑阻抗随温度变化（FR-4 约为 +0.1%/°C）和制造工艺变化。
过孔如何影响信号完整性？
过孔增加电感（通常 0.5-1.5nH）和电容，导致阻抗不连续。对于高速信号：使用较小的钻孔尺寸（8-10mil），背钻残桩，在附近添加地过孔，并最小化关键路径中的过孔数量。
我应该何时使用差分信号？
在以下情况使用差分对：高速串行链路 (>1Gbps)、长走线 (>6 英寸)、嘈杂环境或跨板连接。好处包括更好的抗噪声能力、更低的 EMI 以及使用更低电压摆幅的能力。