| 유형 | 속도 | 전압 | DQ 임피던스 | CLK 임피던스 | 토폴로지 |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | 플라이바이 |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | 플라이바이 |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | 플라이바이 |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | 플라이바이 |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | 포인트 투 포인트 |
플라이바이 토폴로지는 클럭, 명령 및 주소 신호를 컨트롤러에서 각 DRAM 칩으로 순차적으로 라우팅합니다. 이는 트레이닝 중에 보상되는 의도적인 스큐를 생성합니다. 이전 DDR 세대에서 사용된 T-브랜치 토폴로지와 비교하여 스텁 길이와 반사를 줄여 신호 무결성을 향상시킵니다.
DDR 데이터 신호는 바이트 레인 기반입니다 - 각 DQ 바이트(8비트)는 DRAM의 특정 핀으로 라우팅됩니다. 각 바이트 레인 내에서 DQ 길이를 일치시킵니다(DDR4의 경우 ±25mil). DQ 신호는 포인트 투 포인트입니다. 40Ω 싱글 엔드 임피던스를 사용합니다. CMD/ADDR로부터 더 나은 격리를 위해 내부 레이어에서 DQ를 라우팅합니다.
라이트 레벨링은 플라이바이 스큐를 보상하는 트레이닝 절차입니다. 컨트롤러가 DQS를 전송하고 DRAM은 DQS 도착을 클럭과 비교합니다. 컨트롤러는 각 DRAM에 대한 DQS 타이밍을 독립적으로 조정합니다. 이를 통해 DRAM 간의 의도적인 클럭 스큐에도 불구하고 플라이바이 토폴로지가 작동할 수 있습니다.