소개: 전원 무결성이 중요한 이유
전원 무결성은 현대 고속 디지털 시스템에서 가장 중요한 설계 과제 중 하나가 되었습니다. 프로세서 속도가 5+ GHz에 도달하고 메모리 인터페이스가 6400 MT/s(DDR5)를 초과하며 SerDes가 100 Gbps 이상 작동함에 따라 깨끗한 전원 공급을 유지하는 것은 안정적인 작동, 신호 무결성 및 EMI 준수에 필수적입니다.
전원 무결성 영향 영역
잘 설계된 전원 분배 네트워크(PDN)는 급격한 전류 과도 현상 중에도 모든 IC가 최소 노이즈로 안정적인 전압을 받을 수 있도록 보장합니다. 예를 들어, 50A를 소비하는 최신 FPGA는 논리 상태 전환 중 1나노초 미만에 20A를 초과하는 전류 단계를 경험할 수 있으며, 이는 DC부터 수백 메가헤르츠까지의 주파수에서 1밀리옴 훨씬 아래의 PDN 임피던스를 요구합니다.
핵심 요점
- 목표 임피던스는 DC뿐만 아니라 모든 중요 주파수에서 유지되어야 함
- 커패시터 배치 및 비아 설계는 커패시턴스 값 선택만큼 중요함
- 공진 및 반공진은 목표를 위반하는 임피던스 피크를 생성할 수 있음
- 전원 및 접지 플레인은 분산 커패시턴스와 저임피던스 분배를 제공함
- 비아 인덕턴스는 고주파 PDN 성능의 주요 병목 현상임
- 시뮬레이션과 측정은 PDN 성능 검증에 모두 필수적임
- 불량한 전원 무결성은 신호 무결성 문제, EMI 및 시스템 불안정성으로 나타남
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PDN 기초
전원 분배 네트워크(PDN)는 전원(VRM 또는 레귤레이터)에서 전류를 소비하는 IC 핀까지 안정적인 전압을 전달하는 완전한 전기 경로입니다. PDN에는 각각 다른 주파수 범위에서 중요한 역할을 하는 여러 구성 요소가 포함됩니다.
PDN 구성 요소 및 주파수 응답
| 구성 요소 | 주파수 범위 | 기능 |
|---|---|---|
| VRM/레귤레이터 | DC - 10 kHz | 정상 상태 DC 및 저주파 조정 제공 |
| 벌크 커패시터(100-1000μF) | 10 kHz - 100 kHz | 중주파 과도 현상 처리, VRM 응답 보완 |
| 세라믹 커패시터(1-100μF) | 100 kHz - 10 MHz | 중고주파 디커플링 제공 |
| 세라믹 커패시터(0.1-10μF) | 10 MHz - 100 MHz | 고주파 디커플링, 루프 전류 감소 |
| PCB 플레인 커패시턴스 | 100 MHz - 1 GHz | 분산 커패시턴스, 경로 임피던스 감소 |
| 패키지/다이 커패시턴스 | > 1 GHz | 칩 내 초고주파 과도 현상 처리 |
스펙트럼 전반에 걸쳐 각 구성 요소의 역할을 이해하는 것은 효과적인 PDN을 설계하는 데 중요합니다. 핵심은 구성 요소 간 전환 주파수에서 임피던스 갭이나 피크를 생성하지 않으면서 부하가 필요로 하는 모든 주파수에서 저임피던스 경로를 보장하는 것입니다.
목표 임피던스 계산
목표 임피던스는 전원 노이즈를 허용 가능한 한계 내에 유지하기 위해 PDN이 모든 관련 주파수에서 유지해야 하는 최대 허용 임피던스입니다. 이는 IC의 전압 허용 오차 요구 사항과 최대 전류 소비에서 파생됩니다.
목표 임피던스 공식
목표 임피던스 계산 예
중요 고려 사항
- 목표 임피던스는 DC부터 부하 스위칭 주파수까지 모든 주파수에서 유지되어야 함
- 현대 프로세서는 1밀리옴 미만의 목표 임피던스가 필요할 수 있음
- 모델링 불확실성을 위해 안전 여유 포함(일반적으로 계산 값의 60-80%)
- 다른 전원 레일(코어, I/O, 아날로그)은 다른 목표 임피던스를 가짐
디커플링 커패시터 선택
저주파에서 고주파까지 목표 임피던스를 달성하기 위해 올바른 디커플링 커패시터 조합을 선택하는 것이 중요합니다. 각 커패시터 값은 자체 공진 주파수 주변의 특정 주파수 대역에서 낮은 임피던스를 제공하며, 올바른 값 조합을 선택하면 전체 스펙트럼에 걸쳐 커버리지가 보장됩니다.
일반적인 커패시터 값 및 커버리지
| 커패시턴스 값 | 패키지 크기 | 자체 공진 주파수 | 유효 주파수 범위 |
|---|---|---|---|
| 1000μF | 탄탈륨/전해 | ~100 kHz | 10 kHz - 500 kHz |
| 100μF | 1210/1812 | ~500 kHz | 100 kHz - 2 MHz |
| 10μF | 0805/1206 | ~2 MHz | 500 kHz - 8 MHz |
| 1μF | 0603/0805 | ~10 MHz | 2 MHz - 40 MHz |
| 0.1μF | 0402/0603 | ~50 MHz | 10 MHz - 200 MHz |
| 0.01μF | 0201/0402 | ~200 MHz | 50 MHz - 800 MHz |
커패시터 선택 전략
- 1.고주파부터 시작: IC 핀 또는 핀 클러스터당 0.1μF 및 0.01μF 커패시터를 선택합니다. 이들은 100 MHz 이상의 빠른 과도 현상을 처리합니다.
- 2.중주파 커패시터 추가: 각 IC 주변에 1μF 및 10μF 커패시터를 배치하여 1-50 MHz 범위를 커버합니다.
- 3.벌크 커패시터 사용: 각 전원 레일에 100μF 및 1000μF 커패시터를 추가하여 저주파 과도 현상 및 VRM 루프 안정성을 처리합니다.
- 4.임피던스 곡선 검증: PDN 시뮬레이션 도구를 사용하여 임피던스 대 주파수를 플로팅하고 갭을 제거하기 위해 값을 조정합니다.
까다로운 애플리케이션의 경우 단일 대용량 커패시터 대신 동일한 값의 여러 커패시터를 병렬로 사용하는 것을 고려하십시오. 예를 들어, 10개의 0.1μF 커패시터는 단일 1μF 커패시터보다 낮은 총 등가 직렬 인덕턴스(ESL)를 제공하여 고주파 성능을 향상시킵니다.
커패시터 배치 전략
최고의 커패시터라도 잘못 배치하면 실패합니다. 커패시터와 IC 핀 사이의 경로 인덕턴스는 PDN 임피던스에 직접 추가되어 고주파에서 커패시터를 비효율적으로 만듭니다. 이 기생 인덕턴스를 최소화하려면 신중한 배치 및 비아 전략이 필요합니다.
배치 모범 사례
IC 전원 핀 바로 옆에 디커플링 커패시터를 배치하십시오. 0.1μF 이하 값의 경우 10mm 미만의 거리를 목표로 합니다. 거리가 1mm 추가될 때마다 약 1nH의 인덕턴스가 추가됩니다.
각 커패시터 패드는 전원/접지 플레인에 연결하기 위해 여러 비아(2-4개)를 사용해야 합니다. 병렬 비아는 총 인덕턴스를 줄입니다. 단일 대형 비아를 피하십시오 - 두 개의 작은 비아가 하나의 큰 비아보다 낫습니다.
IC 전원 핀에서 커패시터로, 그리고 비아를 통해 접지 플레인으로 돌아가는 경로가 루프를 형성합니다. 인덕턴스와 EMI를 줄이기 위해 이 루프를 가능한 한 작게 유지하십시오. 이상적으로는 IC 핀과 같은 쪽에 커패시터를 배치합니다.
여러 전원 핀이 있는 IC의 경우 모든 측면에 커패시터를 균등하게 분배하십시오. 이렇게 하면 모든 핀에 대한 저임피던스 경로가 보장되고 전류 불균형으로 인한 특정 영역의 과열이 방지됩니다.
일반적인 배치 오류
- PCB 뒷면에 IC에서 멀리 떨어진 곳에 커패시터 배치
- 커패시터 패드와 비아 사이에 긴 트레이스 사용
- 여러 커패시터 간에 단일 비아 쌍 공유
- 레이어 스택업 및 전원/접지 플레인 간 커패시턴스 무시
전원 플레인 설계
전원 및 접지 플레인은 PDN의 기반이며, 분산 커패시턴스, 저임피던스 분배 및 신호 레이어 간 차폐를 제공합니다. 적절한 플레인 설계는 목표 임피던스 달성과 EMI 최소화에 중요합니다.
플레인 커패시턴스 계산
플레인 설계 지침
- 인접 레이어 사용: 전원 및 접지 플레인을 인접 레이어에 배치하여 커패시턴스를 극대화하고 플레인 간 인덕턴스를 최소화합니다.
- 분할 최소화: 플레인을 분할 없이 연속적으로 유지하십시오. 분할은 임피던스를 증가시키고 EMI를 생성하며 리턴 전류 경로를 방해합니다.
- 얇은 유전체 사용: 얇은 유전체(2-4mil)는 전원 및 접지 플레인 사이에 더 높은 커패시턴스를 제공합니다. 고속 설계의 경우 3mil 이하를 목표로 합니다.
- 여러 접지 플레인: 여러 접지 플레인을 사용하여 신호에 대한 리턴 경로를 제공하고 전원 플레인을 서로 격리하여 노이즈 결합을 줄입니다.
공진 및 반공진
PDN 공진은 전원 분배 네트워크 설계에서 가장 중요한 과제 중 하나입니다. 커패시터와 인덕터가 상호 작용하여 LC 공진 회로를 형성할 때, 임피던스는 특정 주파수에서 피크에 도달할 수 있으며, 목표 임피던스를 몇 배나 초과할 수 있습니다. 이러한 공진을 이해하고 제어하는 것은 신호 무결성을 유지하고 전원 노이즈 문제를 방지하는 데 중요합니다.
PDN 공진이란?
각 커패시터에는 등가 직렬 인덕턴스(ESL)와 등가 직렬 저항(ESR)이 있습니다. 커패시터의 자체 공진 주파수(SRF)에서 용량성 임피던스와 유도성 임피던스가 상쇄되어 최소 임피던스를 생성합니다. 그러나 여러 커패시터를 병렬로 연결하면 특정 주파수에서 반공진점을 형성하여 임피던스가 감소하는 대신 크게 증가할 수 있습니다.
공진의 원인
- 커패시터 ESL 불일치: 다양한 패키지 크기와 기술의 커패시터는 상당히 다른 ESL 값을 가집니다. 예를 들어, 0402 패키지는 약 0.4nH의 ESL을 가지며 0805 패키지는 약 1.2nH를 가집니다.
- 비아 인덕턴스: 커패시터를 전원 플레인에 연결하는 비아는 인덕턴스를 추가합니다. 단일 비아는 약 1-1.5nH를 기여하며, 이는 고주파에서 중요해집니다.
- 부적절한 커패시터 값 간격: 인접한 커패시터 값 사이의 간격이 너무 클 때(예: 1μF 중간 값 없이 0.1μF에서 10μF로 직접 점프), 커버리지 간격에서 반공진 피크가 발생합니다.
- 플레인 인덕턴스: 전원 및 접지 플레인 자체는 분산 인덕턴스를 가지고 있습니다. 더 두꺼운 유전체, 플레인 분할 및 불량한 접지는 이 인덕턴스를 증가시킵니다.
공진 문제 식별
- PDN 임피던스 시뮬레이션: 전문 PDN 분석 도구(Keysight ADS, Ansys SIwave 또는 Cadence Sigrity 등)를 사용하여 DC에서 GHz 범위까지 임피던스를 플로팅합니다. 임피던스 피크가 목표 임피던스를 초과하는 위치를 찾으십시오.
- 주파수 영역 측정: 벡터 네트워크 분석기(VNA) 또는 PDN 임피던스 테스트 픽스처를 사용하여 실제 PCB에서 PDN 임피던스를 측정합니다. 이는 시뮬레이션이 놓칠 수 있는 실제 공진점을 밝혀냅니다.
- 시간 영역 분석: 전원 레일의 노이즈와 링잉을 관찰합니다. 과도한 링잉 또는 특정 주파수에서의 지속적인 진동은 공진 문제를 나타냅니다.
- EMI 테스트: PDN 공진은 종종 EMI 스캔에서 특정 주파수의 스파이크로 나타납니다. 예기치 않은 협대역 방출이 보이면 동일한 주파수에서 PDN 임피던스 곡선의 피크를 확인하십시오.
공진 완화 전략
- 1.여러 비아 사용: 단일 비아 대신 커패시터 패드당 2-4개의 비아를 사용합니다. 병렬 비아는 총 인덕턴스를 줄입니다(L_total = L_single / n, 여기서 n은 비아 수). 중요한 디커플링 커패시터의 경우 패드 바로 아래에 마이크로 비아를 사용합니다.
- 2.적절한 커패시터 값 간격: 커패시터 값 사이의 스케일링에 10:1 비율을 사용합니다(예: 0.1μF, 1μF, 10μF, 100μF). 이렇게 하면 각 커패시터의 유효 범위가 다음 커패시터와 겹쳐 간격이 최소화됩니다. 일부 설계는 3:1 또는 5:1 비율과 같은 더 촘촘한 간격의 이점을 얻습니다.
- 3.댐핑 추가: 공진 주파수에서 커패시터와 직렬로 작은 저항(0.1-1Ω)을 배치하면 Q 팩터를 줄이고 피크를 감쇠시킬 수 있습니다. 이것은 ESR을 증가시키지만 공진 주파수에서 댐핑을 제공하는 것이 DC 저항을 최소화하는 것보다 더 가치가 있을 수 있습니다. 또는 폴리머 탄탈륨 커패시터와 같이 고유 ESR이 더 높은 커패시터 기술을 사용하십시오.
- 4.플레인 설계 최적화: 전원/접지 플레인 사이의 유전체 두께를 줄여 플레인 커패시턴스를 증가시킵니다. 고속 설계의 경우 3mil 이하를 목표로 합니다. 중요한 영역에서 플레인을 분할하지 마십시오. 이는 인덕턴스를 증가시키고 공진을 악화시킵니다.
- 5.시뮬레이션으로 검증: 설계를 완료하기 전에 항상 PDN 시뮬레이션을 통해 디커플링 방식을 검증하십시오. 임피던스 곡선이 주파수 범위 전체에서 목표 임피던스 아래를 유지하고 중요한 피크가 없을 때까지 커패시터 값, 수량 및 위치를 조정합니다.
신호 무결성에 미치는 영향
PDN 공진은 단순한 이론적 문제가 아닙니다 - 신호 무결성에 실질적이고 측정 가능한 영향을 미칩니다. 특정 주파수에서 PDN 임피던스가 급증하면 칩은 해당 주파수에서 전환할 때 더 큰 전원 레일 변동을 봅니다. 이것은 다음으로 이어집니다:
- •타이밍 여유 감소: 전원 노이즈는 신호 레벨 변동과 가변 전파 지연을 유발하여 셋업 및 홀드 시간을 침식합니다.
- •지터 증가: 공진 주파수에서의 PDN 노이즈는 클록 및 데이터 에지를 변조하여 결정론적 및 랜덤 지터 구성 요소를 추가합니다.
- •EMI 방출: 공진은 특정 주파수에서 노이즈를 증폭하여 EMI 한계를 초과할 가능성이 높아집니다.
- •비트 오류율 증가: 고속 직렬 링크에서 PDN 공진은 아이 높이와 너비를 줄여 노이즈 여유를 줄이고 BER을 증가시킵니다.
비아 및 플레인 인덕턴스
비아 인덕턴스는 PDN 설계에서 가장 간과되지만 가장 중요한 요소 중 하나입니다. 커패시터를 전원 및 접지 플레인에 연결하는 각 비아는 기생 인덕턴스를 도입하여 디커플링 성능을 저하시키고 고주파에서 PDN 임피던스를 증가시킵니다. 비아가 잘못 설계되면 비아 인덕턴스로 인해 신중하게 선택된 커패시터조차도 효과가 없어질 수 있습니다.
비아 인덕턴스의 영향
비아 인덕턴스는 커패시터가 IC에 고주파 전류를 공급하는 능력에 직접 영향을 미칩니다. IC가 고주파에서 스위칭할 때 빠른 전류 과도 현상이 필요합니다. 커패시터는 비아를 통해 이러한 전류를 공급해야 하며, 비아 인덕턴스는 전류 변화율(di/dt)을 제한하여 전원 레일에 전압 강하(V = L × di/dt)를 유발합니다.
비아 인덕턴스 계산
일반적인 PCB 비아의 인덕턴스는 물리적 치수에 따라 달라집니다. 1.6mm 두께의 PCB를 관통하는 표준 관통 비아의 경우 인덕턴스는 약 1.0-1.2nH입니다. 이것은 작아 보일 수 있지만 고주파에서 상당한 영향을 미칩니다:
- •100MHz에서 1nH 비아의 임피던스는 약 0.6Ω이며, 이는 목표 임피던스를 초과할 수 있습니다
- •1GHz에서 동일한 비아 임피던스는 6.3Ω에 도달하여 대부분의 목표 임피던스를 훨씬 초과합니다
- •직렬로 연결된 두 개의 비아(전원용 하나, 접지용 하나)는 총 인덕턴스를 약 2.4nH로 두 배로 늘립니다
비아 인덕턴스 감소 기술
- 1.여러 병렬 비아 사용: 이것은 비아 인덕턴스를 줄이는 가장 효과적인 방법입니다. n개의 병렬 비아는 총 인덕턴스를 L_total ≈ L_single/n으로 줄입니다. 중요한 고속 신호의 경우 커패시터 패드당 2-4개의 비아를 사용하십시오. 예를 들어, 0402 커패시터에 2개의 비아를 사용하면 총 인덕턴스를 2.4nH에서 약 1.2nH로 줄일 수 있으며, 4개의 비아를 사용하면 약 0.6nH로 줄일 수 있습니다.
- 2.비아 길이 최소화: 비아 인덕턴스는 길이에 비례합니다. PCB 전체를 관통하는 관통 비아 대신 필요한 레이어만 연결하는 블라인드 비아 및 베리드 비아를 사용하십시오. 예를 들어, 커패시터가 최상위 레이어에 있고 전원 플레인이 L3 레이어에 있는 경우, 관통 비아 대신 최상위 레이어에서 L3까지의 블라인드 비아를 사용하면 비아 길이를 절반 이상 줄일 수 있습니다.
- 3.패드 내 비아(VIP) 기술: 커패시터 패드 바로 아래에 비아를 배치하여 트레이스 인덕턴스를 제거합니다. 이는 리플로우 중에 솔더가 비아를 통해 흐르는 것을 방지하기 위해 비아 충전 및 도금이 필요하지만 총 루프 인덕턴스를 최대 50%까지 줄일 수 있습니다. 이는 고주파 디커플링 커패시터(>100MHz)에 특히 효과적입니다.
- 4.플레인 간격 줄이기: 전원 및 접지 플레인을 더 가깝게 배치하면 플레인 커패시턴스가 증가하고 비아가 통과해야 하는 거리가 줄어듭니다. 고속 설계의 경우 전원/접지 쌍 간의 간격을 3-5mil(75-125μm)로 목표로 하십시오. 이는 비아 길이를 줄일 뿐만 아니라 IC에 대한 더 나은 로컬 에너지 저장도 제공합니다.
다중 비아 전략
최저 PDN 임피던스가 필요한 고성능 설계의 경우 체계적인 다중 비아 전략 구현이 필수적입니다:
- 0201/0402 커패시터당 2개 비아 (패드당 1 비아)
- 0603/0805 커패시터당 4개 비아 (패드당 2 비아)
- 중요 IC의 전원 핀에 전용 비아 — 핀당 최소 1개 비아, 바람직하게는 2개
- 대칭 비아 배치 루프 면적을 최소화하고 전류 경로 균형을 유지하기 위해
- 비아 공유 방지 — 각 커패시터는 자체 전용 전원 및 접지 비아가 있어야 함
PDN 시뮬레이션 및 분석
PDN 시뮬레이션은 전원 분배 네트워크 설계를 검증하고 제조 전에 잠재적인 문제를 식별하는 중요한 단계입니다. 현대 PDN의 복잡성으로 인해 수동 계산만으로는 임피던스를 정확하게 예측하고, 공진을 식별하며, 디커플링 전략을 검증하는 것이 불가능합니다. 시뮬레이션 도구를 사용하면 엔지니어는 패키지, PCB 및 칩 간의 상호 작용을 포함한 완전한 PDN 동작을 분석하여 모든 작동 조건에서 설계가 목표 임피던스 요구 사항을 충족하는지 확인할 수 있습니다.
시뮬레이션 방법
PDN 분석은 주로 두 가지 보완적인 시뮬레이션 방법을 사용하며, 각각 전원 분배 네트워크 성능에 대한 다른 통찰력을 제공합니다:
주파수 영역 분석
- 임피던스 프로파일: PDN 임피던스가 주파수에 따라 어떻게 변하는지 보여주며 공진 피크와 반공진 골을 식별합니다.
- 목표 임피던스 검증: PDN 임피던스가 모든 관련 주파수에서 목표 임피던스 이하로 유지되는지 확인합니다.
- 디커플링 최적화: 다양한 커패시터 조합 및 배치 전략의 효과를 평가합니다.
- 빠른 분석: 계산 효율성이 높아 빠른 설계 반복 및 '가정' 시나리오를 가능하게 합니다.
시간 영역 분석
- 과도 응답: 칩 전원 켜기 또는 버스트 활동과 같은 실제 전류 과도 현상에 대한 PDN 응답을 시뮬레이션합니다.
- 전압 리플: 전원 레일 전압 변동을 직접 측정하여 전압 여유에 대한 즉각적인 평가를 제공합니다.
- 최악의 경우 분석: 사양 외 전압 위반으로 이어질 수 있는 극단적인 작동 조건을 식별합니다.
- 신호 무결성과의 공동 시뮬레이션: PDN 노이즈가 신호 품질 및 타이밍에 미치는 영향을 평가합니다.
일반적인 PDN 시뮬레이션 도구
엔지니어는 PDN 분석을 위해 다양한 전문 소프트웨어 도구를 사용하며, 각 도구에는 특정 강점과 사용 사례가 있습니다:
Ansys SIwave/HFSS
PCB 및 패키지 수준 PDN 분석을 위한 업계 표준 도구입니다. SIwave는 전원 무결성 및 신호 무결성 분석을 전문으로 하며 정확한 주파수 영역 임피던스 시뮬레이션 및 공진 식별을 제공합니다. HFSS는 복잡한 구조 및 고주파 효과 분석을 위한 전파 3D 전자기 시뮬레이션을 제공합니다.
Cadence Sigrity PowerDC/PowerSI
포괄적인 전원 무결성 시뮬레이션 플랫폼입니다. PowerDC는 DC 전압 강하(IR drop) 및 전류 분포를 분석하고 PowerSI는 주파수 영역 및 시간 영역 PDN 시뮬레이션을 수행합니다. Allegro 및 OrCAD와 같은 Cadence PCB 도구와의 원활한 통합으로 설계 환경에서 직접 PDN 분석이 가능합니다.
Mentor (Siemens) HyperLynx PI
빠른 설정과 직관적인 시각화로 잘 알려진 사용하기 쉬운 전원 무결성 시뮬레이션 도구입니다. 주파수 영역 임피던스 분석, 디커플링 커패시터 최적화 및 DC 전압 강하 분석을 제공합니다. 빠른 처리 시간과 쉬운 학습 곡선이 필요한 엔지니어링 팀에 특히 적합합니다.
Keysight ADS/PathWave
강력한 PDN 분석 기능을 갖춘 고급 RF 및 고속 디지털 시뮬레이션 플랫폼입니다. Advanced Design System(ADS)은 정확한 구성 요소 모델 및 S-파라미터 분석을 통해 주파수 영역 및 시간 영역 시뮬레이션을 제공합니다. 5G, 밀리미터파 및 고속 직렬 링크와 같이 RF/고속 디지털 공동 설계가 필요한 애플리케이션에 특히 적합합니다.
시뮬레이션 모범 사례
정확하고 신뢰할 수 있는 PDN 시뮬레이션 결과를 보장하기 위해 엔지니어는 다음 주요 사례를 따라야 합니다:
- 1.정확한 구성 요소 모델 사용: 제조업체로부터 커패시터, 패키지 및 VRM에 대한 SPICE 모델 또는 S-파라미터를 얻으십시오. 단순화된 커패시터 모델(ESR 및 ESL만 사용)은 중요한 고주파 동작을 놓칠 수 있습니다. 특히 세라믹 커패시터의 경우 온도 및 바이어스 종속성을 포함하십시오.
- 2.전체 시스템 모델링: VRM 출력 임피던스, PCB 플레인, 비아, 커패시터, 패키지 및 칩 입력 임피던스를 포함하십시오. VRM 또는 PCB 수준에서 격리된 시뮬레이션은 중요한 시스템 수준 공진 및 상호 작용을 놓칠 수 있습니다. 경계 조건 및 포트 임피던스가 실제 하드웨어를 올바르게 나타내는지 확인하십시오.
- 3.측정으로 검증: 가능한 경우 시뮬레이션 결과를 실제 하드웨어 측정과 비교하십시오. 벡터 네트워크 분석기(VNA)를 사용하여 PCB 임피던스를 측정하거나 오실로스코프를 사용하여 작동 중 전원 레일 노이즈를 측정하십시오. 시뮬레이션과 측정 간의 불일치는 모델링 가정 또는 누락된 기생 효과를 식별하는 데 도움이 됩니다. 향후 설계를 위해 신뢰할 수 있는 시뮬레이션 라이브러리를 구축하십시오.
- 4.변동 분석 수행: 구성 요소 공차, 온도 변화 및 공정 변화를 고려하십시오. 커패시터는 온도 범위 및 DC 바이어스 조건 전체에서 크게 변합니다. 최악의 경우 조건(최소 커패시턴스, 최대 ESR, 최대 온도)에서 시뮬레이션을 실행하여 설계 여유를 확인하십시오. 몬테카를로 분석은 결합된 공차 효과를 밝힐 수 있습니다.
- 5.반복적으로 최적화: 시뮬레이션을 사용하여 최적화된 커패시터 선택 및 배치를 안내하십시오. 초기 디커플링 방식으로 시작하고 임피던스 위반을 식별한 다음 목표를 달성하기 위해 커패시터를 체계적으로 추가하거나 조정하십시오. 향후 참조를 위해 설계 결정 및 절충안을 문서화하십시오. 비용, PCB 공간 및 커패시터 가용성과 같은 실용적인 제약 조건을 고려하십시오.
시뮬레이션 흐름 요약
성공적인 PDN 설계는 체계적인 시뮬레이션 기반 프로세스를 따릅니다:
- IC 사양 및 목표 임피던스 계산으로 시작하여 요구 사항 정의
- 모든 주요 구성 요소를 포함하는 초기 PDN 모델 생성
- 주파수 영역 시뮬레이션을 실행하여 임피던스 위반 및 공진 식별
- 디커플링 커패시터 선택 및 배치를 반복적으로 최적화
- 시간 영역 시뮬레이션을 수행하여 과도 응답 및 전압 여유 검증
- 제조 전 최악의 경우 조건으로 변동 분석 수행
- 프로토타입에서 검증하고 필요에 따라 모델 개선
일반적인 PDN 문제
신중하게 설계되더라도 전원 분배 네트워크는 시스템 성능과 안정성에 영향을 미치는 다양한 문제에 직면할 수 있습니다. 이러한 일반적인 문제와 그 해결책을 이해하는 것은 견고한 PDN 설계를 달성하는 데 중요합니다. 이 섹션에서는 전압 강하, 그라운드 바운스, 플레인 공진 및 효과적인 완화 전략을 포함하여 고속 디지털 시스템에서 가장 흔한 전원 무결성 문제를 다룹니다.
전압 강하 문제
전압 강하는 부하가 갑자기 증가할 때 IC 전원 핀에서 전압이 일시적으로 감소하는 것을 의미합니다. 이는 PDN이 과도 전류 수요를 충분히 빠르게 공급할 수 없을 때 발생하며, 전압이 사양 한계 아래로 떨어져 논리 오류, 타이밍 위반 또는 시스템 장애를 일으킬 수 있습니다.
증상
- 높은 부하 중 프로세서 또는 FPGA의 간헐적 충돌 또는 재설정
- 데이터 손상 또는 계산 오류
- 클록 또는 PLL 잠금 실패
- 전원 레일에서 과도한 노이즈 또는 리플 관찰됨
해결책
- 디커플링 커패시턴스 증가: 부하 과도 현상 동안 더 많은 전하 예비를 제공하기 위해 더 많은 커패시터 또는 더 큰 값을 추가합니다. 목표 임피던스를 충족하는 데 필요한 총 커패시턴스를 재계산합니다.
- 커패시터 배치 최적화: 디커플링 커패시터를 IC 전원 핀에 최대한 가까이 배치합니다. 커패시터와 IC 사이의 경로 길이 1밀리미터마다 루프 인덕턴스가 추가되고 응답 시간이 감소합니다.
- 비아 인덕턴스 감소: 각 커패시터에 여러 비아(2-4개)를 사용하거나 비아-인-패드 기술을 채택하여 비아를 커패시터 패드 바로 아래에 배치하여 인덕턴스를 최소화합니다.
- VRM 설계 개선: VRM 출력 커패시턴스가 충분하고 잘 배치되었는지 확인합니다. 더 빠른 과도 응답을 가진 고성능 VRM 사용을 고려합니다.
그라운드 바운스 문제
그라운드 바운스(동시 스위칭 노이즈 SSN이라고도 함)는 여러 출력이 동시에 전환될 때 발생하여 접지 플레인 전압의 일시적인 이동을 일으킵니다. 패키지 핀과 PCB 경로의 기생 인덕턴스로 인해 발생하는 그라운드 바운스는 노이즈 마진, 신호 무결성 문제를 생성하고 잘못된 스위칭을 일으킬 수 있습니다.
증상
- 신호 무결성 저하, 아이 다이어그램 닫힘
- 타이밍 위반 및 설정/유지 시간 문제
- 고속 디지털 인터페이스(DDR, PCIe, USB)의 비트 오류율 증가
- 수신기 입력의 노이즈 스파이크
해결책
- 접지 핀 수 증가: IC 및 커넥터에 더 많은 접지 핀이 있는 패키지를 사용합니다. 더 많은 병렬 접지 핀은 총 접지 경로 인덕턴스를 줄입니다.
- 전원/접지 플레인 설계 개선: 더 얇은 유전체를 가진 인접한 전원 및 접지 플레인을 사용하여 높은 플레인 커패시턴스를 생성하여 스위칭 이벤트 중 접지 전위를 안정화합니다.
- 로컬 디커플링 추가: 고속 출력 드라이버 근처에 디커플링 커패시터를 배치하여 스위칭 중 로컬 전류를 제공합니다. 이는 주 전원 플레인에서 인출되는 과도 전류를 줄입니다.
- 드라이버 에지 레이트 제어: 애플리케이션에 적합한 가장 느린 에지 레이트를 사용합니다. 더 빠른 에지는 더 높은 di/dt를 생성하여 더 큰 그라운드 바운스를 초래합니다. 많은 IC는 프로그래밍 가능한 출력 드라이브 강도를 허용합니다.
전원 플레인 공진 문제
전원 플레인 공진은 플레인 쌍 사이에 형성된 분산 LC 네트워크가 특정 주파수에서 공진할 때 발생합니다. 이러한 공진 주파수에서 PDN 임피던스는 급격히 상승하여 목표 임피던스를 훨씬 초과할 수 있으며, 이러한 주파수에서 노이즈 증폭을 일으킵니다. 공진은 플레인 커패시턴스, 플레인 인덕턴스 및 디커플링 커패시터 간의 상호 작용으로 인해 발생합니다.
증상
- 목표 임피던스를 훨씬 초과하는 PDN 임피던스 곡선의 스파이크
- 특정 주파수에서 EMI 방출 증가
- 전원 레일의 링잉 및 오버슈트
- 중요한 클록 주파수 또는 그 고조파에서의 성능 문제
해결책
- 디커플링 커패시터 커버리지 구현: 전체 주파수 범위를 커버하기 위해 여러 커패시터 값을 사용합니다. 각 커패시터 값은 서로 다른 주파수 범위를 목표로 하며 겹치는 응답으로 간격을 채웁니다.
- 공진 감쇠: 공진 주파수에서 적절한 ESR을 가진 커패시터를 추가하여 감쇠를 제공합니다. 커패시터 ESR은 공진점에서 에너지를 소산시켜 임피던스 피크를 줄입니다.
- 플레인 설계 최적화: 더 얇은 유전체를 사용하여 플레인 인덕턴스를 줄이거나 플레인 크기를 늘려 플레인 커패시턴스를 늘립니다. 둘 다 공진 주파수를 더 높은 곳으로 밀어 올려 영향을 줄입니다.
- 시뮬레이션을 사용하여 식별 및 수정: 주파수 영역 PDN 시뮬레이션을 실행하여 공진 피크를 식별합니다. 임피던스 곡선이 부드럽고 전체 주파수 범위에서 목표 아래로 유지될 때까지 커패시터 값과 수량을 반복적으로 조정합니다.
PDN 문제 해결 요약
성공적인 PDN 설계는 전원 무결성 문제를 식별하고 해결하기 위한 체계적인 접근 방식이 필요합니다. 철저한 요구 사항 분석으로 시작하여 시뮬레이션으로 설계를 검증하고 프로토타입에서 측정을 수행하여 성능을 확인합니다. 가장 일반적인 문제 — 전압 강하, 그라운드 바운스 및 플레인 공진 — 는 일반적으로 적절한 디커플링 전략, 최적화된 커패시터 배치 및 PDN 임피던스 특성에 대한 세심한 주의를 통해 예방할 수 있습니다.
- • 잠재적인 문제를 식별하기 위해 일찍 그리고 자주 PDN 시뮬레이션 사용
- • 커패시터 배치 및 비아 설계는 커패시턴스 값만큼 중요
- • 프로토타입 측정으로 시뮬레이션 결과 검증
- • 설계 시 제조 변동 및 구성 요소 공차 고려
PDN 설계 체크리스트
성공적인 PDN 설계는 많은 측면에 대한 세심한 주의가 필요합니다. 이 포괄적인 체크리스트는 초기 계획부터 최종 검증까지 단계별 가이드를 제공합니다. 이 체크리스트를 사용하여 PDN 설계가 모든 중요한 요구 사항을 충족하고 안정적인 전력 분배 및 최적의 시스템 성능을 위한 모범 사례를 따르는지 확인하십시오.
목표 임피던스 계획
- 전원 레일 전압 및 허용 오차 결정: 모든 IC 데이터시트에서 VDD 및 허용 오차 사양을 수집합니다(예: 1.0V ±5%). 정적 및 동적 전압 요구 사항을 문서화합니다.
- 최대 허용 전류 계산: 사양 및 최악의 경우 전력 소비 추정치를 사용하여 각 전원 레일의 피크 과도 전류를 추정합니다. 모든 IC, FPGA, 프로세서 및 주변 장치의 동시 스위칭 활동을 포함합니다.
- 목표 임피던스 공식 적용: Ztarget = (Vripple × VDD) / (Imax × VDD) = Vripple / Imax를 계산합니다. 예: 1.0V 레일에서 5% 리플(0.05V) 및 10A 피크 전류의 경우 Ztarget = 0.05V / 10A = 5 mΩ입니다.
- 주파수 범위 결정: 중요한 주파수 범위를 식별합니다. 일반적으로 DC에서 IC의 최고 작동 주파수의 5차 고조파까지입니다. 고속 디지털의 경우 일반적으로 DC ~ 1GHz 범위입니다.
- 설계 여유 추가: 불확실성을 고려하여 계산된 목표 임피던스를 20-30% 줄입니다. Zcalc = 5 mΩ인 경우 여유를 확보하기 위해 Ztarget = 3.5-4 mΩ를 설계에 사용합니다.
디커플링 커패시터 선택
- 커패시터 값 분포 생성: 10× 진행을 사용하여 여러 커패시터 값을 선택하여(예: 1µF, 100nF, 10nF, 1nF) 전체 주파수 범위를 커버합니다. 각 값은 서로 다른 주파수에서 낮은 임피던스를 제공합니다.
- 적절한 커패시터 기술 선택: >1µF에는 세라믹 X7R/X5R을, 고주파에는 C0G/NP0를, 대용량에는 탄탈/알루미늄 전해를 사용합니다. 신뢰성을 위해 정격 전압 >1.5×VDD를 확인합니다.
- ESR 및 ESL 사양 확인: 제조업체로부터 전체 S 매개변수 또는 임피던스 대 주파수 곡선을 얻습니다. 낮은 ESL(0402의 경우 <500pH) 및 적절한 ESR이 성능에 중요합니다. 낮은 ESL을 위해 0402/0201 패키지를 선호합니다.
- 필요한 커패시터 수 계산: 시뮬레이션을 사용하여 목표 임피던스를 달성하는 데 필요한 각 값의 수를 결정합니다. 제조업체 권장 사항부터 시작한 다음 시뮬레이션 결과를 기반으로 최적화합니다.
- 온도 및 바이어스 효과 고려: 세라믹 커패시터는 DC 바이어스 및 온도에서 커패시턴스를 잃습니다. X7R은 정격 전압에서 최대 30%의 커패시턴스를 잃을 수 있습니다. 계산에 이러한 디레이팅을 포함합니다.
레이아웃 고려 사항
- 커패시터 배치 최적화: 디커플링 커패시터를 IC 전원 핀에 최대한 가깝게 배치합니다. 고주파 커패시터(100nF, 10nF)의 경우 거리 <5mm를 목표로 합니다. 커패시터 패드에서 IC 핀까지 구리 트레이스 길이를 최소화합니다.
- 저인덕턴스 비아 연결 사용: 각 커패시터에 여러 비아(끝당 2-4개)를 사용하여 플레인에 직접 연결합니다. 데이지 체인을 피하십시오. 비아 직경 ≥0.3mm, 간격 <1mm. 사용 가능한 경우 최저 인덕턴스를 위해 마이크로비아를 선호합니다.
- 저임피던스 플레인 생성: 2-4mil의 유전체 두께로 인접한 전원/접지 플레인을 사용합니다. 플레인을 연속적으로 유지하고 분할 및 간격을 최소화합니다. 양호한 커패시턴스를 위해 최소 80%의 플레인 커버리지를 보장합니다.
- 전류 리턴 경로 계획: 각 전원 연결이 접지 플레인에서 명확하고 저임피던스 리턴 경로를 갖도록 합니다. 전류 리턴 경로를 중단하는 플레인 분할을 피합니다. 디커플링 커패시터가 로컬 저임피던스 루프를 형성하는지 확인합니다.
- PCB 스택업 대칭 구현: 뒤틀림을 최소화하기 위해 균형 잡힌 스택업(예: SIG-GND-PWR-SIG-PWR-GND-SIG)을 사용합니다. 최적의 열 방산 및 저임피던스를 위해 중요한 전원 플레인을 중앙 레이어에 배치합니다.
검증 항목
- PDN 시뮬레이션 실행: DC에서 최대 관심 주파수까지 주파수 영역 임피던스 분석을 수행합니다. PDN 임피던스가 전체 주파수 범위에서 목표 아래로 유지되는지 확인합니다. 모든 공진 피크를 식별하고 수정합니다.
- 시간 영역 분석 수행: 실제 전류 파형을 사용하여 과도 응답을 시뮬레이션합니다. 최악의 경우 스위칭 이벤트에 대한 전압 강하, 오버슈트 및 정착 시간을 확인합니다. 모든 조건에서 전압이 사양 내에 유지되는지 확인합니다.
- DRC 검사 수행: 모든 커패시터 비아 연결에 대한 설계 규칙을 확인합니다. 최소 간격, 링 크기 및 비아-패드 거리를 확인합니다. 제조 기능이 설계 요구 사항과 일치하는지 확인합니다.
- BOM 및 가용성 검토: 선택한 모든 커패시터를 여러 공급업체에서 사용할 수 있는지 확인합니다. 리드 타임 및 수명 주기 상태를 확인합니다. 중요한 구성 요소에 대한 대체 부품을 식별합니다.
- 프로토타입 검증 측정: 첫 번째 프로토타입에서 PDN 임피던스를 측정합니다(VNA 방법). 동적 부하 조건에서 전원 레일 리플 및 노이즈를 측정합니다. 결과를 시뮬레이션과 비교하고 필요에 따라 모델을 개선합니다.
- 설계 결정 문서화: 목표 임피던스 계산, 커패시터 선택 근거, 시뮬레이션 결과 및 측정 데이터를 포함하는 PDN 설계 보고서를 작성합니다. 모범 사례에서 벗어난 내용과 그 이유를 문서화합니다.
체크리스트 사용 팁
이 체크리스트는 계획에서 검증까지 선형적으로 사용하도록 설계되었습니다. 그러나 PDN 설계는 반복적인 프로세스입니다. 시뮬레이션이 문제를 보여주거나 측정이 기대와 일치하지 않을 때 이전 단계를 다시 방문해야 할 수 있습니다. 각 설계 단계에서 세부 문서를 유지하고 IC 공급업체 및 PCB 제조업체와 피드백 루프를 설정하여 PDN 설계 접근 방식을 지속적으로 개선하십시오.
- • 요구 사항 분석부터 시작 - 목표 임피던스 파악
- • 프로토타입 제작 전에 항상 시뮬레이션으로 설계 검증
- • 레이아웃은 커패시터 선택만큼 중요
- • 측정으로 시뮬레이션을 검증하고 모델 업데이트
- • 향후 설계 참조를 위해 모든 것을 문서화