Maîtrisez la conception d'interface mémoire DDR4 et DDR5. Apprenez la topologie fly-by, les contraintes de timing, les exigences d'impédance et les techniques de layout pour des systèmes mémoire fiables.
| Type | Vitesse | Tension | Impédance DQ | Impédance CLK | Topologie |
|---|---|---|---|---|---|
| DDR4-2400 | 2400 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR4-3200 | 3200 MT/s | 1.2V | 40Ω | 40Ω | Fly-by |
| DDR5-4800 | 4800 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| DDR5-6400 | 6400 MT/s | 1.1V | 40Ω | 40Ω | Fly-by |
| LPDDR5 | 6400 MT/s | 1.05V | 40Ω | 40Ω | Point-à-point |
La topologie fly-by achemine les signaux d'horloge, de commande et d'adresse séquentiellement du contrôleur vers chaque puce DRAM. Cela crée un décalage intentionnel qui est compensé pendant l'entraînement. Elle améliore l'intégrité du signal en réduisant les longueurs de stub et les réflexions par rapport à la topologie T-branch utilisée dans les anciennes générations DDR.
Les signaux de données DDR sont basés sur des voies d'octets - chaque octet DQ (8 bits) est routé vers des broches spécifiques sur la DRAM. Faites correspondre les longueurs DQ dans chaque voie d'octets (±25 mils pour DDR4). Les signaux DQ sont point-à-point. Utilisez une impédance single-ended de 40Ω. Routez DQ sur les couches internes pour une meilleure isolation de CMD/ADDR.
Le write leveling est une procédure d'entraînement qui compense le décalage fly-by. Le contrôleur envoie DQS et la DRAM compare l'arrivée de DQS à l'horloge. Le contrôleur ajuste le timing DQS vers chaque DRAM indépendamment. Cela permet à la topologie fly-by de fonctionner malgré le décalage d'horloge intentionnel entre les DRAM.