PCIe Gen3、Gen4、Gen5 インターフェースを設計します。差動ルーティング、 ビア最適化、最高帯域幅のPCB相互接続のための材料選択を学びます。
| 世代 | データレート | 帯域幅 | インピーダンス | 材料 | エンコーディング |
|---|---|---|---|---|---|
| PCIe 3.0 | 8 GT/s | 1 GB/s/レーン | 85Ω | FR-4/中損失 | 128b/130b |
| PCIe 4.0 | 16 GT/s | 2 GB/s/レーン | 85Ω | 中損失 | 128b/130b |
| PCIe 5.0 | 32 GT/s | 4 GB/s/レーン | 85Ω | 低損失 | 128b/130b |
| PCIe 6.0 | 64 GT/s | 8 GB/s/レーン | 85Ω | 超低損失 | PAM4 |
PCIeはすべての世代で85Ω ±15%の差動インピーダンスが必要です。これはシングルエンドで約42.5Ωに相当します。許容差は厳しいほど良い - Gen4では±10%、Gen5では±7%を目指してください。基板全体で一貫したインピーダンスを実現するために製造業者と協力してください。
PCIeスロットには、TX/RXレーン、電源、サイドバンド信号を含む特定のピン配置があります。各差動ペアを一貫したインピーダンスでルーティングします。クロストークを避けるためにTXとRXペアを分離します。層遷移でビア最適化を使用します。アドインカードのエッジフィンガーインピーダンス整合が重要です。
32 GT/sのPCIe Gen5には、Megtron 6または類似の低損失材料（Df < 0.004）が必要です。標準FR-4は損失が大きすぎます。Gen4の場合、中損失材料（Df ~0.008-0.010）が機能することが多いです。材料選択を確定する前に、常にチャネルシミュレーションを実行して損失予算を確認してください。