2つのグランドプレーンに挟まれたPCB内層トレースの特性インピーダンスを計算します。完全なシールドを必要とするEMI感受性設計に最適です。
対称ストリップライン断面図 (H1 = H2)
対称および非対称ストリップラインのIPC-2141A閉形式方程式
B = H1 + H2 + T (プレーン間の総距離)
最高の精度を得るには、非対称ケースではフィールドソルバーを使用してください
デュアルグランドプレーン構造は信号トレースの周りにファラデーケージを作成し、他のPCB伝送線路よりも優れた電磁シールドを提供します。
放射してEMC障害を引き起こす可能性のある高速クロック
厳密なインピーダンスを必要とするPCIe、USB 3.0+、イーサネット、SATA
ADC入力、低ノイズアンプ出力、RF信号
制限あり:シールド配線層は1つのみ
推奨:2つのシールド層、直交配線
専用プレーンによる最大シールド
常に対称積層(上半分が下半分を反映)を設計して、積層および熱サイクル中の基板反りを防ぎます。これにより、対応する層のトレースのインピーダンス一貫性も保証されます。
対称ストリップラインは、上下に等しい誘電体厚さを持つ2つのグランドプレーン間にトレースが中心にあります。非対称ストリップラインは、2つのプレーンまでの距離が等しくありません。対称は最高のインピーダンス制御のために好まれますが、非対称は積層制約のためにしばしば使用されます。
ストリップライントレースは2つのグランドプレーン間に完全に囲まれており、電磁界を封じ込めるファラデーケージを形成します。これにより外部放射(EMI放出の削減)が排除され、外部ノイズに対する耐性が提供されます。クロック信号、高速バス、RFトレースに最適です。
ストリップライン信号は固体誘電体材料のみを通過します(実効Dk = 基板Dk)が、マイクロストリップ信号は空気と誘電体の混合物を通過します(実効Dkが低い)。速度 = c/√εrなので、実効Dkが高いほど伝搬が遅くなります。ストリップラインは通常170-180 ps/in、マイクロストリップは140-150 ps/inです。
ストリップラインには少なくとも4層(信号 + 2グランド + 配線層)が必要です。層間の位置合わせがインピーダンスの一貫性に影響します。内層のエッチングは外層よりも精密ですが、総基板厚と積層圧力が最終寸法に影響します。ビアアスペクト比がより重要になります。
デュアルストリップライン(グランドプレーンを共有する2つの信号層)は、最小の層数で最大のEMIシールドが必要な場合に使用されます。2つの信号層を直交配線してクロストークを低減できます。高速デジタル設計の6層基板で一般的です。
空気/誘電体界面を持つ外層トレース。ストリップラインと比較。
シールドされたストリップライン構成で100Ω差動ペアを設計。
コプレーナグランドを持つRF/mmWaveアプリケーション用CPWおよびGCPW。
IPCインピーダンス方程式と設計公式の完全なリファレンス。