USB、HDMI、イーサネット、PCIe用の100Ω差動ペアを設計します。奇モードインピーダンス、結合係数を計算し、高速シリアルインターフェイスのトレースジオメトリを最適化します。
エッジ結合差動マイクロストリップ
シングルエンド、奇モード、差動インピーダンスの関係を理解する
もう一方のトレースが接地されているときの各トレースのインピーダンス（結合なし）
差動駆動時の各トレースのインピーダンス (P+, N-)
PとNトレース間の総インピーダンス（皆が使用する仕様）
k = 結合係数 (0から1)
Zdiff ≈ 2 × Z₀ k → 0のとき（疎結合）
| Interface | Zdiff目標 | データレート | 備考 |
|---|---|---|---|
| USB 2.0 | 90Ω ±15% | 480 Mbps | 通常90Ωに緩和 |
| USB 3.0/3.1 | 90Ω ±10% | 5/10 Gbps | TXとRXペア |
| USB4 / TB3 | 85Ω ±10% | 40 Gbps | 非常に厳しいスキュー |
| HDMI 1.4/2.0 | 100Ω ±15% | 10.2/18 Gbps | 4つのTMDSペア |
| DisplayPort | 100Ω ±10% | 32.4 Gbps | HBR3 |
| PCIe Gen3 | 85Ω ±15% | 8 GT/s | レーンごと |
| PCIe Gen4/5 | 85Ω ±10% | 16/32 GT/s | 厳しい公差 |
| 1Gイーサネット | 100Ω ±10% | 1 Gbps | Cat5e互換 |
| 10G/25Gイーサネット | 100Ω ±10% | 10/25 Gbps | SFP+ / SFP28 |
| SATA III | 100Ω ±10% | 6 Gbps | TXとRX |
| DDR4/DDR5 | 80Ω ±10% | 可変 | DQ、DQSペア |
| LVDS | 100Ω ±10% | 655 Mbps | ディスプレイパネル |
各ペア内のPとNトレースの長さを一致させる：
全長にわたって一定のS（ギャップ）を維持：
連続グランドプレーンが重要：
最高のパフォーマンスのために結合を最適化：
ビアでのインピーダンス不連続を最小化：
TDR検証用に設計：
USB、HDMI、イーサネット、PCIeで最も一般的
高密度BGAブレイクアウト、フレキシブル回路で使用
Z₀はシングルエンド特性インピーダンスです。Zodd（奇モードインピーダンス）は差動駆動時に各トレースが見るインピーダンスです。Zdiff（差動インピーダンス）= 2 × Zodd。相互結合により、Zodd < Z₀で、密結合ペアでは通常Zodd ≈ 0.7 × Z₀となり、Zdiff ≈ 1.4 × Z₀となります。
100Ω差動は一般的なPCBジオメトリで容易に達成でき、差動ドライバICとうまく動作するため標準になりました。ほとんどの高速インターフェイス（USB、HDMI、DisplayPort、イーサネット、PCIe）は100Ω ±10%を指定しています。一部のレガシーインターフェイスは90Ω（LVDS）または85Ωを使用します。
エッジ結合ペアは同じ層でサイドバイサイドで走り、間のギャップを通じて結合します。ブロードサイド結合ペアは隣接層で垂直にスタックされます。エッジ結合はより一般的で配線が容易です。ブロードサイドは水平スペースが限られている場合に使用されますが、より正確な層位置合わせが必要です。
より狭い間隔（より小さいS/W比）は結合を増加させ、Zdiffを下げます。100Ω目標では、S ≈ W（1:1比）が一般的です。狭すぎる（S < W）と製造問題と過度の結合を引き起こす可能性があります。広すぎる（S > 3W）と差動の利点が最小限になります。分離のための3Wルールは意図的な差動ペアには適用されません。
差動信号はPとNトレースのフィールドが部分的に相殺されるため、EMIを大幅に削減します。ただし、これはペアが対称（長さ、間隔、タイミングが等しい）である場合にのみ機能します。PとN間のスキューは差動信号をコモンモードに変換し、放射します。スキューは立ち上がり時間の5%未満に保ちます。
差動設計のベースラインとしてのシングルエンドインピーダンス。
ノイズに敏感な差動ペア用のシールドされた内層トレース。
ミリ波周波数でのRF差動ペア用CPW/GCPW。
Zdiffを含むインピーダンス方程式の完全リファレンス。