はじめに:高周波設計におけるビアの重要な役割
ビアはPCB層間で信号を転送する垂直相互接続ですが、高周波(1 GHz以上)では、これらの一見単純な構造が複雑な伝送線路の不連続性となり、信号整合性を大幅に低下させる可能性があります。データレートが10 Gbpsを超え、RFアプリケーションがミリ波周波数に拡大するにつれて、ビア設計は単純な機械的接続から重要な電磁的課題へと進化しました。
高周波でビア設計が重要な理由
- インピーダンス不連続: ビア構造は容量性および誘導性リアクタンスを生成し、反射と信号歪みを引き起こします
- 共振スタブ: 未使用のビア部分は共振スタブとして機能し、周波数応答にノッチを生成します
- リターンパスの中断: ビアは参照プレーンを中断し、リターン電流がより長い経路を取ることを余儀なくされます
- クロストーク結合: 密接したビアは隣接信号間の結合パスを作成します
10 GHzでは、FR-4における信号波長は約15 mmです。1.5 mmのビア長さでもλ/10を表し、伝送線路効果が顕著になります。現代のPCB設計は、ビア寄生効果が信号経路特性を支配する周波数で定常的に動作しており、適切なビア設計は選択肢ではなく必須となっています。
ビアタイプと技術
ビア技術の選択は、高周波設計の性能、コスト、製造の複雑さに深い影響を与えます。各ビアタイプは、周波数範囲、信号整合性、製造要件の間で異なるトレードオフを提供します。これらの技術を理解することは、設計を最適化するために不可欠です。
スルーホールビア (Through-Hole Vias)
スルーホールビアは最もシンプルで経済的なビアタイプで、PCBの上から下まで貫通します。製造が容易で、高い信頼性を提供し、低周波から中周波のアプリケーション(通常5 GHzまで)に適しています。ただし、信号が必要でない層の未使用ビア長は寄生スタブを生成し、より高い周波数で性能を低下させます。
用途
電源およびグランド接続、低速信号(<1 GHz)、シンプルな層遷移、コストに敏感な設計
ブラインドビアと埋め込みビア
ブラインドビアは外層から内層に接続しますがPCB全体を貫通せず、埋め込みビアは内層間で接続し、どちらの側からも見えません。これらの技術はより複雑な配線とより短い信号経路を可能にしますが、製造の複雑さとコストが増加します。ブラインドビアと埋め込みビアは、5-15 GHzの範囲の中高周波設計で特に価値があり、ビアスタブの削減が重要です。
最適な使用例
高密度相互接続(HDI)設計、多層PCB、制御インピーダンス経路、中周波信号(5-15 GHz)、BGAファンアウト
マイクロビア
マイクロビアは直径150ミクロン未満の小型ビアで、通常レーザードリルで製造されます。通常、1つまたは2つのPCB層のみにまたがり、寄生効果を最小限に抑え、高周波アプリケーション(>15 GHz)に優れた信号整合性を提供します。マイクロビアはHDI技術の礎石であり、超高密度配線と最適な高速性能を可能にします。最もコストが高いですが、ミリ波および超高速デジタル設計には不可欠です。
主な利点
最小限の寄生効果、優れた高周波性能(>15 GHz)、超高密度配線、最短信号経路、先進パッケージングアプリケーション
適切なビア技術を選択するには、性能、コスト、製造能力のバランスを取る必要があります。ほとんどの高周波設計では、非クリティカル信号にはスルーホールビアから始め、中速経路にはブラインドビアまたはバックドリルビアを使用し、最も要求の厳しい高周波信号にはマイクロビアを予約します。この階層化されたアプローチは、製造可能性を維持しながら性能とコストを最適化します。
ビアインピーダンスとインダクタンス
ビアのインピーダンス特性は、高周波信号整合性にとって重要です。特性インピーダンスを持つ伝送線路とは異なり、ビアは主に誘導性および容量性の動作を示し、信号経路にインピーダンス不連続を生成します。これらの寄生効果を理解し制御することは、信号整合性を維持し反射を最小限に抑えるために不可欠です。
ビアインダクタンス計算
ビアのインダクタンスは次の近似式を使用して推定できます:L = 5.08h[ln(4h/d) + 1]、ここでLはnH単位のインダクタンス、hはmm単位のビア長、dはmm単位のビア直径です。典型的な1.6mm PCBスルーホールビア(直径0.3mm)の場合、インダクタンスは約1 nHです。10 GHzでは、これは63Ωの誘導リアクタンスに相当し、50Ωシステムにおける重大なインピーダンス不整合を表します。
ビアインダクタンス削減戦略
- ビア長を最小化(ブラインドビア、埋め込みビア、マイクロビアを使用)
- ビア直径を増加(製造制約内で)
- 複数の並列ビアを使用して有効インダクタンスを削減
- 信号ビアの近くにグランドビアを配置してリターンパスを提供
ビアの容量効果は、主にビアパッドとその周囲のアンチパッドとの結合から生じます。容量は通常インダクタンスよりも小さいですが、ビアの全体的なインピーダンス特性においても役割を果たします。信号ビアとグランドプレーン間の容量はビアインピーダンスの制御に役立ち、アンチパッド寸法を調整してインピーダンスマッチングを最適化できます。
実用的な設計上の考慮事項
高速設計では、ビアインピーダンスをシステムインピーダンス(通常50Ω)にできるだけ近く保つことを目指します。これは、より短いビア長、最適化されたアンチパッド寸法、戦略的に配置されたグランドビアの組み合わせによって実現できます。5 GHzを超える周波数では、寄生インダクタンスを最小限に抑えるために、スルーホールビアの代わりにブラインドビアまたはマイクロビアの使用を検討してください。常に3Dフィールドソルバーを使用して重要なビア遷移をシミュレートし、性能を検証してください。
スタブ効果とバックドリル
ビアが多層PCBを貫通するが、特定の層間でのみ信号を伝送する場合、ビアスタブが形成されます — 信号接続点を超えて延びる未使用のビア部分。これらのスタブは伝送線路のスタブとして機能し、特定の周波数で共振を生成し、深刻な信号整合性の問題を引き起こします。スタブ効果を理解し管理することは、高周波PCB設計にとって重要です。
スタブ共振周波数
スタブの最初の共振は、スタブ長が信号波長の4分の1(λ/4)に等しくなるときに発生します。この周波数では、スタブは非常に高いインピーダンスを示し、深刻な信号反射と損失を引き起こします。共振周波数は次の式を使用して計算できます:f = c/(4 × L × √εr)、ここでfはGHz単位の周波数、cは光速(300 mm/ns)、Lはmmのスタブ長、εrはPCB材料の実効誘電率(FR4では約4.0)です。
スタブ共振の例
標準FR4 PCB上の1.0 mmのスタブ長(例:信号が第3層と第4層間で遷移するが、ビアは下層まで延びている)の場合:
- 最初の共振:f = 300/(4 × 1.0 × √4.0) = 37.5 GHz
- 2.0 mmスタブの場合:最初の共振 = 18.75 GHz
- 3.0 mmスタブの場合:最初の共振 = 12.5 GHz
これは、比較的短いスタブであっても、現代の高速インターフェースの動作周波数範囲内で共振が発生することを示しています。
バックドリル技術
バックドリル(制御深度穴あけとも呼ばれる)は、PCBの反対側から穴あけして未使用のビアスタブを除去するPCB製造プロセスです。このプロセスは、ビアのめっき後に実行され、背面から目的の信号層よりわずかに深くまで穴あけします。これにより、ビアが効果的に短縮され、スタブが除去され、最初の共振周波数が設計の動作周波数範囲を超えて高くなります。
バックドリルパラメータ
- ドリル直径:通常、完全な銅の除去を確保するために元のビア直径より0.1〜0.2 mm大きい
- 目標深度:ターゲット信号層より約0.1〜0.15 mm下まで穴あけ(銅箔厚さの1〜1.5倍)
- 残留スタブ:バックドリル後は通常0.15〜0.25 mmのスタブが残り、25〜30 GHzまでの周波数で許容可能
- コストへの影響:PCB製造コストを10〜20%増加させますが、>10 GHzの設計には必要
バックドリルは、高速シリアルリンク(PCIe Gen4/5、USB 3.2/4、100Gイーサネット)、DDR5メモリインターフェース、および10 GHz以上で動作する設計において重要です。これは、ビアスタブ共振効果を排除する最も費用対効果の高い方法です。
ブラインドビアとHDI代替案
超高周波アプリケーション(>20 GHz)の場合、ブラインドビアとマイクロビアは、設計によってスタブを排除するため、バックドリルよりも優れた性能を提供します。ブラインドビアは、PCB全体の厚さを貫通せずに外層から内層のみを接続します。マイクロビア(レーザー穴あけ、通常直径0.1〜0.15 mm)は隣接層のみを接続し、最短のビア長と最小の寄生効果を提供します。
ブラインドビア/マイクロビアを使用する場合
- 周波数 >20 GHz:バックドリルスタブでさえ問題を引き起こすため、マイクロビアが必要
- 高密度設計:スペースが限られており、BGAファンアウトまたは密なルーティングが必要な場合
- 層数削減:HDIにより、より少ない層でより高いルーティング密度が可能
- RF/mmWaveアプリケーション:ミリ波設計ではすべての寄生効果を最小化する必要がある
コストと製造の考慮事項
HDI PCBは標準PCBより製造コストが30〜50%高く、ブラインドビアで20〜30%、マイクロビアで40〜60%追加されます。ただし、>15 GHzのアプリケーションでは、性能上の利点が通常追加コストを正当化します。バックドリルは5〜15 GHz範囲で最も費用対効果の高いソリューションであり、>20 GHz設計にはHDI/マイクロビアが必要になります。
スタブ管理決定ツリー
- <5 GHz: 標準スルーホールビアで十分、特別なスタブ処理は不要
- 5-15 GHz: 重要信号にはバックドリル推奨;高密度エリアにはブラインドビア
- 15-25 GHz: すべての信号ビアにバックドリル必要;より良い性能のためにブラインドビアを検討
- >25 GHz: マイクロビアまたはブラインドビアが必須に;HDI製造が必要
アンチパッドサイジングとクリアランス
アンチパッド(クリアランスまたは絶縁リングとも呼ばれる)は、ビアの周りの多層PCBの内層銅プレーンにおける空隙領域です。この空隙により、ビアのメッキが非接続層の銅プレーンと短絡するのを防ぎます。アンチパッドサイズは、特に高周波数において、ビア容量、特性インピーダンス、および信号整合性に影響を与え、ビアの電気的性能に大きな影響を与えます。正しいアンチパッドサイジングは、制御されたインピーダンスとリターンパス中断の最小化のバランスを取るために重要です。
アンチパッドの機能と影響
アンチパッドは、PCB性能のいくつかの重要な側面で役割を果たします。第一に、電源/グランドプレーンに局所的な不連続性を作成し、ビアの特性インピーダンスに影響を与えます。より大きなアンチパッドはビア容量を減少させ、局所インピーダンスを増加させますが、より小さなアンチパッドは容量を増加させ、インピーダンスを減少させます。第二に、アンチパッドは参照プレーンにギャップを作成し、リターン電流をこの領域を回避するように強制し、ループ面積と放射を潜在的に増加させます。第三に、アンチパッドはビア周辺の電場分布に影響を与え、信号整合性とクロストークに影響を与えます。
主要なトレードオフ
- より小さなアンチパッド:より良いリターンパスの連続性ですが、インピーダンス不整合と製造リスクを引き起こす可能性があります
- より大きなアンチパッド:より良いインピーダンス制御ですが、リターンパス中断と潜在的なEMI問題を増加させます
アンチパッドサイジングガイドライン
アンチパッドサイズは、通常、ビア直径とアンチパッド直径の間の半径方向のクリアランスとして表されます。最適なサイズは、動作周波数、PCBラミネート厚さ、ビア直径、および性能要件に依存します。以下は、異なる周波数範囲の一般的なガイドラインですが、特定の設計は常にシミュレーションによって検証する必要があります。
周波数固有のアンチパッドサイズ
- <1 GHz(低速信号):半径方向クリアランス = 0.15-0.25 mm;アンチパッド直径 = ビア直径 + 0.3-0.5 mm;製造信頼性が主な考慮事項
- 1-5 GHz(中速インターフェース):半径方向クリアランス = 0.20-0.30 mm;アンチパッド直径 = ビア直径 + 0.4-0.6 mm;インピーダンス制御とリターンパスのバランス
- 5-15 GHz(高速シリアル):半径方向クリアランス = 0.25-0.40 mm;アンチパッド直径 = ビア直径 + 0.5-0.8 mm;インピーダンス制御が重要、シミュレーション必要
- >15 GHz(RF/ミリ波):半径方向クリアランス = 0.30-0.50 mm;アンチパッド直径 = ビア直径 + 0.6-1.0 mm;完全な3D EMシミュレーションと最適化が必要
これらのガイドラインは、標準のPCB製造能力(最小ドリル直径0.2〜0.3 mm、ドリル公差±0.05 mm)を前提としています。HDI PCBの場合、より厳しいクリアランスを使用できますが、製造業者の能力を確認する必要があります。アンチパッド層の製造ファイルに適切な公差を常に含めてください。
アンチパッドとビアインピーダンスの関係
ビアの特性インピーダンスは主にその容量によって決定され、容量はアンチパッドサイズによって直接影響を受けます。より大きなアンチパッドは、ビアと参照プレーン間の容量結合を減少させ、ビアインピーダンスを増加させます。この関係は、特に高速差動ペアおよびシングルエンド伝送線路において、ビア遷移でのインピーダンス整合を達成するために重要です。
インピーダンス最適化戦略
- 50Ω シングルエンド:アンチパッドサイズを調整して50Ωビアインピーダンスを達成し、トレースとの不連続性を最小化
- 100Ω 差動:ビア間隔効果を考慮して、差動インピーダンスを維持するために両方のビアのアンチパッドサイズを調整
- インピーダンス平滑化:重要なアプリケーションでは、段階的なアンチパッド(層間で異なるサイズ)を使用して滑らかなインピーダンス遷移を実現
アンチパッド設計のベストプラクティス
- 一貫性:すべての同一ネットワークで同じタイプの信号に統一されたアンチパッドサイズを使用して、予測可能な性能を維持
- シミュレーション検証:>5 GHzの設計では、2Dフィールドソルバーまたは3D EMシミュレーションを使用して、アンチパッドのインピーダンスへの影響を検証
- 製造調整:設計の早い段階でPCBメーカーの最小クリアランスおよびビアドリル能力を確認
- レイヤーごとのアプローチ:異なる層に異なるアンチパッドサイズの使用を検討(例えば、信号層付近では小さく、遠方層では大きく)
- グランドステッチング:信号ビア付近にグランドビア(アンチパッドなし)を配置して、連続したリターンパスを提供し、アンチパッドギャップの影響を軽減
パッド内ビアの考慮事項
パッド内ビア(VIPPO - Via-in-Pad Plated Over)は、SMD部品のパッドの真下に直接ビアを配置する高度なPCB製造技術です。この技術は、接続長を短縮し、寄生効果を最小限に抑え、基板スペースを節約できるため、高周波および高密度設計でますます人気が高まっています。ただし、パッド内ビアには、信頼性の高いはんだ付けと部品実装を確保するために、ビア充填と表面平坦化を含む特別な製造プロセスが必要です。パッド内ビアをいつどのように使用するかを理解することは、高速設計を最適化するために不可欠です。
パッド内ビア(VIPPO)技術とは
VIPPOプロセスにはいくつかの重要なステップが含まれます。まず、ビアは従来のビアと同様に穴あけとメッキが行われます。次に、導電性または非導電性エポキシ、銅ペースト、またはその他の充填材料でビアを充填します。充填後、機械的平坦化または化学機械研磨(CMP)によって表面を平坦化します。最後に、ビアの上にパッド金属をメッキし、部品を直接はんだ付けできる平らで穴のない表面を作成します。このプロセスにより、充填されていないパッド内ビアでよくある問題である、ビアを通ってはんだが吸い込まれることを防ぎ、はんだ接合が弱くなることを回避します。
VIPPOプロセスのステップ
- 穴あけとメッキ:標準のPCBプロセスを使用してメッキスルーホールを作成
- ビア充填:導電性または非導電性材料でビアを充填
- 表面平坦化:研削またはCMPによって平坦な表面を作成
- パッドメッキ:ビアの上に最終パッド金属をメッキ(通常はENIGまたはHASL)
高周波設計におけるパッド内ビアの利点
パッド内ビア技術は、高周波アプリケーションにいくつかの重要な利点を提供します。パッドからビアまでのトレース長を排除することで、VIPPOは寄生インダクタンスと容量を大幅に削減し、信号整合性とインピーダンス整合を改善します。短い信号パスは放射とクロストークも削減します。さらに、パッド内ビアは、追加のトレースファンアウトを必要とせずに部品をビアの真上に配置できるようにすることで、貴重な基板スペースを節約します。これは、BGAパッケージ、高密度相互接続(HDI)ボード、およびRF/マイクロ波アプリケーションで特に価値があります。
主な利点
- 寄生効果の削減:トレースファンアウトがないため、インダクタンスと容量が低減
- 信号整合性の向上:遷移長を最小化し、インピーダンス不連続性を削減
- スペース節約:よりコンパクトなレイアウトと高い配線密度を可能にします
- 優れた熱性能:充填されたビアは改善された熱伝導パスを提供
充填およびキャップビアの要件
パッド内ビアの成功した実装には、充填材料とプロセスへの注意深い配慮が必要です。導電性充填(通常は銅または銀充填エポキシ)は、高周波信号に最適な電気的性能を提供し、電源およびグランド接続に低抵抗パスを提供します。非導電性充填(エポキシ)はコストが低く、ビアを通る電気伝導が不要な場合に適しています。選択されたタイプに関係なく、充填材料はビアを完全に空隙なく充填して、信頼性の高い平坦化とパッドメッキを確保する必要があります。
充填材料の種類
- 導電性充填:RF信号および電源接続用の銅または銀充填エポキシ
- 非導電性充填:標準エポキシ、純粋に機械的なアプリケーション向けのコスト効率の高いソリューション
- 銅メッキ充填:電解銅充填、重要な高周波経路に最低抵抗を提供
パッド内ビアを使用するタイミング
パッド内ビアは大きな利点を提供しますが、追加の製造コストと複雑さのため、常に必要または経済的であるとは限りません。VIPPOは、いくつかの特定のシナリオで検討する必要があります:信号整合性が重要な高周波設計(>1 GHz);特にファインピッチデバイスのBGAパッケージで、パッド間のスペースが制限されている場合;最大配線密度を必要とするHDIボード;強化された熱管理を必要とする電源デバイス;および寄生効果の最小化が性能に不可欠なRF/マイクロ波回路。低周波アプリケーションまたはパッド間に従来のファンアウト用の十分なスペースがある場合、標準ビアは通常、よりコスト効率が高くなります。
推奨使用シナリオ
- BGAおよびファインピッチパッケージ:<0.8mmのパッドピッチで、パッド間のスペースが制限されている
- 高速シリアルリンク:PCIe、USB 3.x、HDMI 2.1+、Thunderbolt
- RFおよびマイクロ波回路:>5 GHzの周波数で寄生効果が性能に大きく影響する場合
- 電源デバイス:内層またはヒートシンクへの強化された熱伝導を必要とする大電流コンポーネント
- スペース制約のある設計:ウェアラブル、IoTモジュール、小型組み込みシステム
グランドビア配置
グランドビアは、信号に低インピーダンスのリターンパスを提供し、参照プレーンを接続し、EMIを低減することにより、高周波設計において重要な役割を果たします。グランドビアの適切な配置は、信号整合性を維持し、インピーダンスを制御し、高速回路の信頼性の高い動作を確保するために不可欠です。グランドビア戦略には、グランドステッチング、ビアフェンシング、信号ビアをサポートするための戦略的配置が含まれ、これらすべてがクロストーク、放射、インピーダンス不連続性を最小限に抑える堅牢なグランドシステムの作成に貢献します。
グランドステッチングの目的
グランドステッチングは、PCBのグランドプレーンと電源プレーン間に規則的な間隔でビアを配置する手法です。この技術にはいくつかの重要な目的があります:複数の層間で低インピーダンス接続を提供し、グランドプレーン間の電圧差を減少させ、連続したリターンパスを作成します。グランドステッチングは、PCBがアンテナとして機能しEMIを放射するのを防ぐために特に重要です。なぜなら、高周波でも参照プレーンが電気的に同じ電位に保たれることを保証するからです。
グランドステッチングの主な利点
- EMI放射の削減:参照プレーンの共振とアンテナ効果を防止
- 信号整合性の向上:ボード全体で一貫したリターンパスを保証
- より良い熱管理:ボード全体に熱を分散
- グランドバウンスの削減:高速スイッチングデジタル回路での電圧スパイクを最小化
間隔ガイドライン:λ/20ルール
グランドビア間の最大間隔は、λ/20ルールによって決定されます。ここでλ(ラムダ)は動作周波数での信号波長です。このルールは、高周波で参照プレーンが適切に接続されていることを保証し、共振とEMIの問題を防ぎます。比誘電率(εr)を持つPCB材料の場合、有効波長は次のように計算されます:λeff = c/(f × √εr)、ここでcは光速(300mm/ns)、fは周波数です。例えば、FR4(εr≈4.3)上の10 GHz信号の場合、λ/20は約7.2mmです。
異なる周波数でのグランドビア間隔
| 周波数 | λ (FR4) | 最大間隔 (λ/20) | 推奨間隔 |
|---|---|---|---|
| 1 GHz | 144.7 mm | 7.2 mm | 5-6 mm |
| 5 GHz | 28.9 mm | 1.45 mm | 1.0-1.2 mm |
| 10 GHz | 14.5 mm | 0.72 mm | 0.5-0.6 mm |
| 28 GHz | 5.2 mm | 0.26 mm | 0.2-0.25 mm |
信号ビア周辺の配置
信号ビアが層間を遷移するとき、リターン電流は参照プレーン間で層を変更する必要があります。信号ビアの近くにグランドビアを戦略的に配置することで、リターン電流に低インピーダンス経路を提供し、ループ面積を最小化し、放射を低減します。一般的なガイドラインは、信号ビアからトレース幅または間隔の3〜5倍以内にグランドビアを配置することです。高速差動ペアの場合、グランドビアは対称に配置して平衡を維持し、コモンモードノイズを低減する必要があります。
信号ビアのグランドビア配置のベストプラクティス
- シングルエンド信号:信号ビアから20mil(0.5mm)以内に少なくとも1つのグランドビアを配置
- 差動ペア:ビアペアの両側にグランドビアを対称に配置(合計2〜4個)
- レイヤー遷移:参照プレーンが変わる場合、グランドビアはより重要です;ビア遷移で複数のグランドビアを使用
- 高周波信号(>10 GHz):グランドビア間隔を10〜15milに減らし、同軸ビア構造を検討
ビアフェンシング技術
ビアフェンシングは、重要な信号や敏感な回路の周りにシールドを作成するためにグランドビアの列を使用する技術です。このアプローチは、ノイズ源を隔離し、異なる回路セクション間のクロストークを防ぎ、高周波エネルギーを封じ込めるのに特に効果的です。トレースまたは回路エリアの周りにビアのフェンスを作成することにより、効果的にファラデーケージを作成し、放射放出を減らし、信号整合性を向上させます。ビアフェンシングは、アナログ回路とデジタル回路が干渉なしに共存しなければならない混合信号設計で特に価値があります。
ビアフェンシングの適用
- 混合信号分離:アナログとデジタルドメイン間にビアフェンスを作成してノイズ結合を防止
- 高速チャネル保護:SerDesチャネル、PCIeトレース、その他の高速差動ペアをシールド
- RF回路フェンシング:アンテナフィード、発振器、アンプの周りを囲んで放射を最小化
- クロック信号シールド:システム全体のEMIを防ぐためにクロック配信ネットワークを隔離
- 典型的なフェンス間隔:λ/20または100〜200mil(2.54〜5.08mm)のビア間隔、いずれか小さい方
グランドビア設計ガイドラインのまとめ
一般的なルール
- • 最大間隔にはλ/20ルールを使用
- • 信号ビアの近くにグランドビアを配置
- • グランドビアのアンチパッドを避ける
高周波最適化
- • 重要なエリアでビアフェンシングを使用
- • レイヤー遷移でグランドビア密度を増加
- • 差動ペアの対称性を維持
差動ペアビア設計
差動ペア信号は、差動インピーダンス、バランス、コモンモード除去を維持するために、ビア設計において特別な注意が必要です。差動ペアでビアを使用する場合、対称性が重要です - 両方の信号は同じ電気長、インピーダンス、結合効果を経験する必要があります。非対称性は、信号スキュー、コモンモードノイズ、EMI問題を引き起こします。適切な差動ペアビア設計は、USB、HDMI、PCIe、高速イーサネットなどの高速インターフェースにとって重要です。
対称性要件
差動ペアビアの対称性は、信号品質を維持するために重要です。両方の信号のビアは同じ位置に配置され、同じサイズであり、表面トレースの間隔に一致する間隔でなければなりません。これにより、両方の信号が同じインピーダンス変化と伝播遅延を経験し、差動ペアのバランスの取れた特性が保持されます。
対称性のベストプラクティス
- 同じビアサイズ:同じパッド径、ビアドリル径、アンチパッド開口を使用
- ミラー配置:ビア位置は差動ペアの中心線を中心に対称である必要がある
- 長さ整合:ビア遷移を全長整合予算に含める
- 同時遷移:両方の信号は同時にレイヤーを変更し、段違いビアを避ける
差動信号のビア間隔
差動ペアのビア間の間隔は、適切な差動インピーダンスを維持し、2つの信号間の結合を確保するために慎重に制御する必要があります。ビアの間隔は、ビア領域でのインピーダンス不連続を避けるために、表面トレースの間隔と一致する必要があります。ビア間の間隔は差動インピーダンスと結合に影響し、間隔が広すぎると結合が減少し、モード変換が増加する可能性があります。
間隔ガイドライン
- トレース間隔を維持:ビア間の間隔は差動ペアトレース間の間隔と等しくする必要がある
- 一般的な間隔:USB 2.0は90-100ミル(エッジ間)、USB 3.0/PCIeは75-85ミル
- 間隔公差:高速差動信号の場合、ビア間隔を±2ミル以内に保つ
- グランドビアサポート:差動ペアの外側にグランドビアを配置し、間隔をλ/20未満にする
コモンモード除去
差動信号の主な利点の1つは、コモンモード除去に由来する固有のノイズ耐性です。ビアが対称的に設計されている場合、コモンモードノイズ(両方の信号に影響するノイズ)は受信機によって除去されます。ただし、ビア設計の非対称性は、コモンモードノイズを差動モード信号に変換し、システムのノイズ除去能力を低下させ、EMI問題につながる可能性があります。
コモンモード除去の最適化
- 完全な対称性:両方のビアがサイズ、形状、位置において同一であることを確認
- グランド参照バランス:両方の信号は同じグランドプレーンへの近接性と結合を持つべき
- 対称的なグランドビア:差動ペアの両側に対称的にグランドビアを配置してバランスの取れたシールドを提供
- モード変換を最小化:非対称性はコモンモードエネルギーを差動モードエネルギーに変換するため、避けるべき
差動ペアビア設計例
差動インピーダンス90ΩのUSB 3.0設計を考えます。表面トレースは内層で5ミル幅と10ミル間隔(中心から中心)を使用します。内層に移行する際、ビアは次のようにする必要があります:
- ビアサイズ:両方のビアは8ミルドリル径、16ミルパッド径を使用
- ビア間隔:トレース間隔に一致するように10ミル中心間隔を維持
- グランドビア:差動ペアの各側に2つのグランドビアを配置し、信号ビアから15ミル離す
- アンチパッド:両方のビアは同じ28ミルのアンチパッド径を使用
重要なポイント
- ビア選択は動作周波数に基づく必要があります:スルーホール(<5 GHz)、ブラインド/バックドリル(5-15 GHz)、マイクロビア(>15 GHz)
- ビアスタブはλ/4で共振を生成します。高速設計にはバックドリルまたはブラインドビアが不可欠です
- アンチパッドサイジングはビアインピーダンスとリターン電流パスを制御します。大きいアンチパッドは容量を減少させますが、ループインダクタンスを増加させます
- グランドビアは低インピーダンスリターンパスを提供するために信号ビアから15ミル以内に配置する必要があります
- 差動ペアビアは最適なパフォーマンスのために完全な対称性とG-S-S-Gグランドビアパターンが必要です
- 10 GHz以上のビア特性評価には3D電磁シミュレーションが不可欠です。解析式は大まかな推定のみを提供します
シミュレーションとモデリング
高周波アプリケーションでは、ビアの電磁シミュレーションとモデリングは、パフォーマンスを正確に予測するために重要です。簡略化された式は迅速な推定を提供できますが、3D電磁(EM)シミュレーションは、高周波で顕著になる複雑な場の相互作用、共振効果、結合動作を捉えます。適切なシミュレーションは、製造前に潜在的な問題を特定し、ビア設計を最適化し、信号完全性のパフォーマンスを検証できます。
シミュレーション技術
3D電磁場ソルバーは、マクスウェル方程式を解くために数値法を使用し、ビア構造内外の完全な電磁場分布を捉えます。最も一般的な技術は、時間領域有限差分法(FDTD)と周波数領域有限要素法(FEM)であり、それぞれに利点があります。FDTDは広帯域解析に優れ、FEMは共振構造と複雑な幾何学に優れています。
主要なシミュレーション方法
- FDTD(時間領域有限差分):広帯域過渡解析に最適で、1回の実行で複数の周波数を捉える
- FEM(有限要素法):特定の周波数で高精度を提供し、共振解析に適している
- MoM(モーメント法):平面構造に効率的で、PCBレイアウトシミュレーションによく使用される
- PEEC(部分等価回路):集中コンポーネントモデルを生成し、回路シミュレータとの統合が容易
一般的なシミュレーションツール
業界標準の電磁シミュレーションツールは、ビア構造を分析するための専門的な機能を提供します。これらのツールにより、エンジニアは正確な3Dモデルを作成し、材料特性を定義し、境界条件を設定し、Sパラメータ、インピーダンス、電場分布などの主要パラメータを抽出できます。適切なツールの選択は、設計の複雑さ、周波数範囲、必要な精度レベルによって異なります。
人気のシミュレーションソフトウェア
- Ansys HFSS: 高周波構造用の3Dフルウェーブ電磁場ソルバー
- CST Studio Suite: 時間領域および周波数領域ソルバーを統合した包括的なEMシミュレーション
- Keysight ADS: 高度なPCBシミュレーション機能を備えたRF/マイクロ波設計プラットフォーム
- Cadence Sigrity: 電源および信号完全性分析に焦点を当てたPCBシミュレーションツール
- Mentor HyperLynx: PCB設計フローに統合された信号完全性およびEMCシミュレーション
シミュレーションで検証すべき内容
シミュレーション検証は、信号完全性と全体的なシステムパフォーマンスに影響を与える可能性のある重要なパラメータに焦点を当てる必要があります。何を探すべきか、結果をどのように解釈するかを理解することは、効果的なビア設計の最適化に不可欠です。以下は、ビアシミュレーション中にチェックすべき主要パラメータです。
Sパラメータ(S11, S21)
- S11(回波损耗): 動作周波数で-15dB未満、理想的には-20dB未満であるべき
- S21(插入损耗): 0dBに近く、最小限のエネルギー損失を示すべき
インピーダンス特性
- インピーダンスは目標値の±10%以内に制御されるべき
- ビア遷移でのインピーダンス不連続性をチェック
共振と高調波
- 信号品質に影響を与える可能性のあるビアスタブ共振を特定
- 共振周波数が動作周波数とその高調波から離れていることを確認
電場と電流分布
- 電場パターンを可視化して潜在的なEMI問題を特定
- リターン電流パスを調べて低インピーダンスのグランド接続を確保
シミュレーションのベストプラクティス
成功したシミュレーションには、慎重なセットアップと設計パラメータの理解が必要です。これらのベストプラクティスに従うことで、シミュレーション結果が正確で意味のあるものであり、設計改善のための実用的な洞察を提供することが保証されます。
正確な材料パラメータ
周波数依存誘電率(Dk)と損失正接(Df)のメーカーデータシートを使用。高周波シミュレーションで単一のDk値を使用しないようにする。
適切なメッシュ密度
FDTDシミュレーションで少なくとも20セル/波長を使用。ビア周辺、特にアンチパッド領域と銅エッジでメッシュを細かくする。
ローカル環境を含む
シミュレーションに隣接するビア、トレース、プレーンを含める。孤立したビアモデルは現実世界の結合効果を捉えない。
正しい境界条件
放射問題には吸収境界条件(ABCまたはPML)を使用。境界が構造から十分に離れていることを確認して、非物理的な反射を避ける。
周波数範囲の選択
信号スペクトルの少なくとも第5高調波までシミュレート。10 Gbps信号の場合、これは25 GHzまでのシミュレーションを意味する。
測定による検証
可能であれば、シミュレーション結果をTDRまたはVNA測定と比較。これによりシミュレーションの精度への信頼が確立される。
パラメトリック研究
ビアドリル径、アンチパッドサイズ、スタブ長がパフォーマンスにどのように影響するかを理解するためにパラメータスイープを実行。これにより最適な設計点が特定される。
収束チェック
異なるメッシュ密度でSパラメータが収束することを確認。結果はより細かいメッシュで安定化し、1%未満の変動であるべき。
製造上の考慮事項
成功したビア設計は、電気性能だけでなく、製造可能性と信頼性も考慮する必要があります。PCB製造能力、プロセスの制限、および製造のための設計(DFM)ガイドラインを理解することは、設計が確実かつコスト効率よく生産できることを保証するために不可欠です。製造のベストプラクティスに従うことで、高額な手直しを回避し、歩留まりの問題を減らし、製品全体の品質を向上させることができます。
ドリル径とアスペクト比
PCBメーカーは、信頼性をもって穿孔およびメッキできるビアホール径と基板厚に制限があります。アスペクト比(基板厚さを仕上がり穴径で割った値)は、穿孔精度とメッキ品質に影響を与える重要な製造パラメータです。
一般的なアスペクト比の制限
- 標準製造:アスペクト比 ≤ 8:1(例:1.6mm基板の0.2mm穴)
- 高度な製造:特殊な装置とプロセス制御により、アスペクト比12:1以上が可能
- マイクロビア:レーザードリルはアスペクト比1:1を可能にし、直径75μmまで対応
メッキ要件
スルーホール銅メッキは、ビアの電気的連続性と信頼性を確保するために不可欠です。メッキ品質は、ビアの抵抗、電流容量、長期信頼性に直接影響します。適切なメッキ厚と均一性は、高周波性能に特に重要です。
メッキ厚の基準
- IPC Class 2: 最小メッキ厚20μm(0.8 mil)、一般的な民生用電子機器に適用
- IPC Class 3: 最小メッキ厚25μm(1.0 mil)、高信頼性アプリケーション(医療、航空宇宙)向け
- 高電流アプリケーション:推奨メッキ厚35-50μm以上、抵抗を下げて熱放散を改善
ビアのDFMガイドライン
製造のための設計(DFM)ガイドラインに従うことで、ビア設計が確実に製造でき、欠陥を減らし、歩留まりを向上させ、生産コストを削減できます。これらのガイドラインは、ビアサイズから間隔、レイアウトの考慮事項まですべての側面をカバーしています。
最小間隔要件
- ビア間:最小8mil(0.2mm)中心間隔、標準製造では10-12mil推奨
- ビアからトレース:最低5mil(0.125mm)クリアランス、高電圧設計ではより大きく
- ビアランド:最小2mil(0.05mm)リング幅、製造公差向上のため4-5milが最適
製造のベストプラクティス
- ビア充填またはプラグ処理を使用しない限り、パッド下へのビア配置を避ける
- トレースとビアの接続を強化するためにティアドロップを使用、特に細いトレースの場合
- 生産前にPCBメーカーに特定の能力と制限について相談する
- 重要な高周波信号の場合、より厳しい公差と検査基準の指定を検討する
一般的な製造上の課題
一般的なビア製造上の課題を理解することで、設計上の落とし穴を回避し、問題が発生したときにトラブルシューティングを行うことができます。以下は最も一般的な製造問題とその予防方法です。
メッキボイド
高アスペクト比ビアでのメッキ厚の不均一性。低いアスペクト比(≤8:1)を使用するか、強化されたメッキプロセスを指定して予防。
ドリル位置ずれ
厚い基板でドリルがずれる可能性がある。十分なリングサイズ(4-5mil)を維持し、過度なアスペクト比を避ける。
層間位置合わせの問題
多層基板での層間ずれ。より大きなリング(5mil+)を使用し、重要なビアではより厳しい位置合わせ公差を指定。
はんだ吸い上げ
はんだがビアに吸い上げられて不良接合になる。SMTパッド用にビア充填/プラグを使用するか、パッド外にビアを配置。
ビア設計チェックリスト
この包括的なチェックリストを使用して、高周波ビア設計がすべての重要な要件を満たしていることを確認してください。このチェックリストは、ビアタイプの選択、インピーダンスの考慮事項、レイアウトガイドライン、製造検証をカバーし、設計プロセスの各段階で一般的な落とし穴を回避し、パフォーマンスを最適化するのに役立ちます。
ビアタイプの選択
周波数範囲分析:最高動作周波数と信号帯域幅を決定します。5 GHz未満の場合、標準のスルーホールビアで通常十分です。5-15 GHzの場合、ブラインドビアまたはバックドリルが必要です。15 GHz超の場合、マイクロビアまたはレーザードリルビアが必要です。
スタブ長の評価:潜在的なスタブ長(未使用のビア長)を計算します。スタブ長が>λ/20(最高周波数で)の場合、バックドリル、ブラインドビア、または埋め込みビアを検討して、スタブ効果を排除または最小化します。
コストとパフォーマンスのトレードオフ:製造予算とパフォーマンス要件を評価します。スルーホールビアが最も安価で、マイクロビアとバックドリルはコストを増加させます。重要な信号パスでのみ高度なビア技術を使用してください。
メーカー能力の検証:設計を確定する前に、PCBメーカーが必要なビア技術をサポートしていることを確認してください。最小ドリル径、アスペクト比の制限、バックドリル能力を検証します。
インピーダンスの考慮事項
ビアインピーダンス計算:公式またはEMシミュレータを使用してビアの特性インピーダンスを計算します。ビアインピーダンスがシステムインピーダンス(通常50Ωまたは100Ω差動)と±10%以内で一致することを確認します。
アンチパッドサイズの最適化:周波数とPCBスタックアップに基づいてアンチパッドクリアランスをサイズ設定します。ガイドラインを使用:1-5 GHzは0.3-0.5mmクリアランス、5-10 GHzは0.5-0.7mm、>10 GHzは0.7-1.0mm(ビアパッドからの半径方向のクリアランス)。
ビアパッドサイズ:適切なパッド対ドリル比を選択します。標準:非クリティカルビアの場合、ドリル径+0.15-0.2mm。高周波アプリケーションの場合、寄生容量を減らすために最小パッド(ドリル径+0.1mm)を使用します。
差動ペアビアの対称性:差動信号の場合、両方のビアが同一であることを確認します。同じドリルサイズ、パッドサイズ、アンチパッドクリアランス、および層遷移。結合を維持するためにビア間隔を2-3×ビア径に保ちます。
レイアウトガイドライン
グランドビア配置:低インピーダンスのリターン電流パスを提供するために、信号ビアの近く(<1mm)にグランドビアを配置します。高速信号の場合、層遷移ポイントの両側にグランドビアを配置します。
グランドステッチング間隔:電源層とグランド層の間にグランドステッチングビアを使用し、λ/20(最高動作周波数で)の間隔を空けます。これにより共振を防ぎ、EMI性能を向上させます。
ビアフェンシング技術:重要な高周波信号の場合、伝送線路の両側にグランドビアフェンスを作成して電磁界を封じ込め、クロストークを減らします。フェンス間隔をλ/10に保ちます。
パッド内ビアの最小化:適切に充填およびめっきされていない限り、コンポーネントパッド内にビアを配置しないでください。充填されていないパッド内ビアは、はんだ付け中にはんだ芯吸いとボイド形成を引き起こします。
製造検証
DRCルール検証:設計ルールチェック(DRC)を実行して、すべてのビアがメーカーの能力を満たしていることを確認します。最小ドリルサイズ、アスペクト比、アニュラーリング、クリアランス。
製造ドキュメント:製造図面で特別なビア要件を明確に指定します。バックドリル深さ、ブラインド/埋め込みビアの定義、ビア充填要件、制御インピーダンス仕様。
インピーダンステストクーポン:代表的なビア構成を持つテストクーポンをPCBパネルに含めます。これにより、生産前にビアインピーダンスと信号完全性を検証できます。
製造後検査:TDR(タイムドメインリフレクトメータ)またはVNA(ベクトルネットワークアナライザ)測定を使用して、製造されたPCBが設計仕様を満たしていることを確認します。ビアインピーダンスの不連続性と挿入損失をチェックします。