伝送線路理論入門
伝送線路理論は、電磁波が導体に沿ってどのように伝搬するかを説明します。PCB設計では、トレースの電気的長さが信号波長に近づくと伝送線路になります。この動作を理解することは、信頼性の高い高速デジタルおよびRF回路を設計するために不可欠です。
伝送線路理論が重要な理由
伝送線路効果が適用される時期
すべてのトレースが伝送線路というわけではありません。重要な要素は、トレースの伝搬遅延と信号の立ち上がり/立ち下がり時間との関係です。トレース遅延が立ち上がり時間の約1/6を超えると、伝送線路効果が顕著になります。
臨界長さの計算
臨界長さの公式：
ここで c = 光速（3×10⁸ m/s）、εᵣ = 実効誘電率
計算例：
現代の高速信号
今日の高速インターフェースでは、ほぼすべてのトレースが伝送線路です：
- • DDR4/DDR5: 50-100 ps エッジレート → 臨界長さ ~2-4 mm
- • PCIe Gen4/5: 35-50 ps エッジレート → 臨界長さ ~1-2 mm
- • USB 3.2: 50-80 ps エッジレート → 臨界長さ ~2-3 mm
- • 10G Ethernet: 30-40 ps エッジレート → 臨界長さ ~1 mm
伝送線路パラメータ
伝送線路は、単位長さあたりの抵抗（R）、インダクタンス（L）、コンダクタンス（G）、および容量（C）の4つの分布パラメータによって特徴付けられます。これらのRLGCパラメータは、すべての伝送線路の動作を決定します。
RLGCパラメータ
R - 直列抵抗
- • 導体の直流抵抗
- • 周波数とともに増加（表皮効果）
- • 単位：Ω/m
- • 信号減衰を引き起こす
L - 直列インダクタンス
- • 自己インダクタンスと相互インダクタンス
- • 幾何学的形状に依存
- • 単位：H/m
- • インピーダンスと遅延に影響
G - 並列コンダクタンス
- • 誘電体漏れ
- • 損失正接に関連
- • 単位：S/m
- • 低周波では通常小さい
C - 並列容量
- • 導体と基準間
- • 幾何学的形状とεᵣに依存
- • 単位：F/m
- • インピーダンスと遅延に影響
特性インピーダンス
特性インピーダンス（Z₀）は、線路に沿って伝搬する波の電圧と電流の比です。線路の幾何学的形状と材料のみに依存し、長さや終端には依存しません。
特性インピーダンス式
一般式（無損失）：
一般式（損失あり）：
一般的な値：
伝搬と遅延
信号は伝搬速度で伝送線路に沿って伝搬しますが、誘電体材料のため真空中の光速よりも遅くなります。
伝搬パラメータ
伝搬速度：
FR-4（εᵣ ≈ 4.4）の場合：v ≈ 0.48c ≈ 144 mm/ns
伝搬遅延：
FR-4の場合：約6-7 ps/mmまたは150-170 ps/インチ
遅延マッチングの影響
- 1 mmの長さの違い ≈ 6-7 psの遅延差
- ビア遷移はビアタイプに応じて約10-30 ps追加
- 層の変化はεᵣ_effに影響し、伝搬速度に影響します
反射とVSWR
信号がインピーダンスの不連続性に遭遇すると、波の一部がソースに反射されます。反射係数はこの効果を定量化します。
反射係数
反射係数（Γ）：
範囲：-1（短絡）から+1（開放）、0 = 整合
VSWR（電圧定在波比）：
範囲：1:1（完全整合）から∞:1（完全不整合）
デジタル信号における反射効果
- オーバーシュート/アンダーシュート： ICの電圧定格を超える可能性
- リンギング： 複数の反射が振動を引き起こす
- タイミングエラー： 非単調エッジが誤トリガーを引き起こす
- EMI: 反射が放射する定在波を生成
終端戦略
終端は、重要なポイントで線路インピーダンスを整合させることで反射を排除します。異なる終端方式には異なるトレードオフがあります。
終端タイプ
直列（ソース）終端
- • ドライバ出力の抵抗
- • R = Z₀ - R_driver
- • 低消費電力
- • 最初は受信機で半分の振幅
- • ポイントツーポイントに適用
並列（負荷）終端
- • 受信機の抵抗
- • R = Z₀
- • すぐに全振幅
- • より高い消費電力（DC経路）
- • マルチドロップバスに適用
テブナン終端
- • プルアップとプルダウン抵抗
- • DCバイアス点を設定
- • Z₀並列に各2R
- • 並列より高い消費電力
- • バイアス付き信号に適用
AC（RC）終端
- • 受信機の直列R-C
- • DCをブロック、ACを終端
- • 低消費電力
- • 限定された低周波応答
- • 周期信号に適用
PCB伝送線路構造
異なるPCB配線構造は、異なるインピーダンス特性を持ち、異なる用途に適しています。
一般的なPCB伝送線路タイプ
マイクロストリップ
下に接地プレーンがある外層トレース。最も一般的な構造。
- • 同じ幅でインピーダンスが高い
- • 環境にさらされる（EMI問題）
- • プローブ/デバッグがより簡単
- • εᵣ_eff < εᵣ (トレース上部が空気)
ストリップライン
2つの接地プレーン間のトレース（内層）。
- • 優れたシールド、低EMI
- • 同じ幅でインピーダンスが低い
- • εᵣ_eff = εᵣ (完全に埋め込まれている)
- • デバッグのアクセスが困難
コプレーナ導波路
同じ層の接地プレーンを持つトレース（下に接地がある場合とない場合）。
- • RFと高速に適している
- • ビアの接地アクセスが容易
- • 隣接トレースへのクロストークが低い
- • より多くのPCB面積が必要
差動伝送線路
差動信号は2つの相補信号を使用します。差動ペアには、適切な設計のために理解しなければならない異なるインピーダンスモードがあります。
差動インピーダンスモード
差動モード（Zdiff）：
ここでk = 結合係数。より密な結合→より低いZdiff。
コモンモード（Zcm）：
コモンモードノイズ耐性に重要。
- 差動ペアルート全体で一定の間隔を維持
- ペア内のトレース長を立ち上がり時間の<5%に一致
- 差動ペアをシングルエンド信号から離す
損失メカニズム
PCB伝送線路の信号減衰は、導体損失（抵抗性）と誘電体損失から生じます。両方とも周波数とともに増加します。
損失成分
導体損失
- • トレースの直流抵抗
- • 高周波での表皮効果
- • 表面粗さ効果
- • √fとして増加
誘電体損失
- • 損失正接（tan δ）に比例
- • 周波数とともに直線的に増加
- • 非常に高い周波数で支配的
- • FR-4: tan δ ≈ 0.02
損失の軽減
- より広いトレースを使用（抵抗が低い）
- 低損失誘電体を選択（tan δ < 0.005）
- 高速層に滑らかな銅を指定
- トレース長を最小化
シミュレーション方法
伝送線路シミュレーションは、製造前に信号の動作を予測します。異なるシミュレーションアプローチは異なる目的に役立ちます。
シミュレーションアプローチ
2Dフィールドソルバー
- • Z₀、遅延、結合を計算
- • 高速、初期設計に適している
- • 均一断面を仮定
- • 例：Saturn、Polar SI
3D電磁シミュレーション
- • 完全な電磁解析
- • 不連続性、ビアを処理
- • 計算集約的
- • 例：HFSS、CST
SPICEシミュレーション
- • 時間領域波形
- • 抽出されたモデルを使用
- • アイダイアグラム解析
- • 例：HyperLynx、SIwave
IBISモデリング
- • ICドライバ/レシーバ動作
- • 非独自形式
- • チャネルモデルと併用
- • SerDes用IBIS-AMI
伝送線路設計ルール
基本設計ルール
- インピーダンスを±10%以下に制御
- すべての伝送線路を適切に終端
- インピーダンスの不連続性を最小化
- 連続した参照プレーン上で配線
- 層遷移時にグランドビアを追加
- 差動ペア内の長さを一致
- 高速用の適切なビア設計を使用
- レイアウト前に重要なネットをシミュレーション
重要なポイント
- 長さが臨界長さを超える場合、トレースを伝送線路として扱う
- 特性インピーダンスは幾何学的形状と材料に依存し、長さには依存しない
- インピーダンスの不連続性が信号を劣化させる反射を引き起こす
- 適切な終端が反射を排除
- 差動ペアは差動モードとコモンモードの両方に注意が必要
- 損失は周波数とともに増加—長いトレースでは考慮が必要