はじめに:電源整合性が重要な理由
電源整合性は、最新の高速デジタルシステムにおける最も重要な設計課題の1つとなっています。プロセッサ速度が5+ GHzに達し、メモリインターフェースが6400 MT/s(DDR5)を超え、SerDesが100 Gbpsを超えて動作する中、クリーンな電源供給を維持することは、信頼性の高い動作、信号整合性、EMI準拠にとって不可欠です。
電源整合性の影響領域
適切に設計された電源分配ネットワーク(PDN)は、急速な電流過渡現象中でも最小限のノイズで安定した電圧を各ICに供給することを保証します。たとえば、50Aを消費する最新のFPGAは、論理状態遷移中に1ナノ秒未満で20Aを超える電流ステップを経験する可能性があり、DCから数百メガヘルツの周波数範囲で1ミリオームをはるかに下回るPDNインピーダンスが要求されます。
重要なポイント
- ターゲットインピーダンスはDCだけでなく、すべての重要な周波数で維持する必要がある
- コンデンサの配置とビア設計は、容量値の選択と同じくらい重要
- 共振と反共振は、ターゲットを超えるインピーダンスピークを生成する可能性がある
- 電源とグランドプレーンは分散容量と低インピーダンス分配を提供
- ビアインダクタンスは高周波PDN性能の主要なボトルネック
- シミュレーションと測定はどちらもPDN性能の検証に不可欠
- 不良な電源整合性は信号整合性の問題、EMI、システム不安定性として現れる
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PDNの基礎
電源分配ネットワーク(PDN)は、電源供給源(VRMまたはレギュレータ)から電流を消費するICピンまで安定した電圧を供給する完全な電気経路です。PDNには複数のコンポーネントが含まれ、それぞれが異なる周波数範囲で重要な役割を果たします。
PDNコンポーネントとその周波数応答
| コンポーネント | 周波数範囲 | 機能 |
|---|---|---|
| VRM/レギュレータ | DC - 10 kHz | 定常DC電流と低周波調整を提供 |
| バルクキャパシタ(100-1000μF) | 10 kHz - 100 kHz | 中周波過渡現象を処理し、VRM応答を補完 |
| セラミックコンデンサ(1-100μF) | 100 kHz - 10 MHz | 中高周波デカップリングを提供 |
| セラミックコンデンサ(0.1-10μF) | 10 MHz - 100 MHz | 高周波デカップリング、ループ電流を削減 |
| PCBプレーン容量 | 100 MHz - 1 GHz | 分散容量、経路インピーダンスを低減 |
| パッケージ/ダイ容量 | > 1 GHz | オンダイの超高周波過渡現象を処理 |
スペクトル全体にわたる各コンポーネントの役割を理解することは、効果的なPDNを設計する上で重要です。重要なのは、コンポーネント間の遷移周波数でインピーダンスのギャップやピークを作らずに、負荷が必要とするすべての周波数で低インピーダンス経路を確保することです。
ターゲットインピーダンス計算
ターゲットインピーダンスは、電源ノイズを許容範囲内に保つために、PDNがすべての関連周波数で維持しなければならない最大許容インピーダンスです。これは、ICの電圧許容要件と最大電流消費から導き出されます。
ターゲットインピーダンスの式
ターゲットインピーダンス計算例
重要な考慮事項
- ターゲットインピーダンスは、DCから負荷のスイッチング周波数までのすべての周波数で維持する必要がある
- 最新のプロセッサは1ミリオーム未満のターゲットインピーダンスを必要とする場合がある
- モデリングの不確実性を考慮して安全マージンを含める(通常、計算値の60-80%)
- 異なる電源レール(コア、I/O、アナログ)は異なるターゲットインピーダンスを持つ
デカップリングコンデンサの選択
低周波から高周波までのターゲットインピーダンスを達成するために、適切なデカップリングコンデンサの組み合わせを選択することは重要です。各コンデンサ値は、その自己共振周波数周辺の特定の周波数帯域で低インピーダンスを提供し、適切な値の組み合わせを選択することでスペクトル全体をカバーできます。
典型的なコンデンサ値とカバー範囲
| 容量値 | パッケージサイズ | 自己共振周波数 | 有効周波数範囲 |
|---|---|---|---|
| 1000μF | タンタル/電解 | ~100 kHz | 10 kHz - 500 kHz |
| 100μF | 1210/1812 | ~500 kHz | 100 kHz - 2 MHz |
| 10μF | 0805/1206 | ~2 MHz | 500 kHz - 8 MHz |
| 1μF | 0603/0805 | ~10 MHz | 2 MHz - 40 MHz |
| 0.1μF | 0402/0603 | ~50 MHz | 10 MHz - 200 MHz |
| 0.01μF | 0201/0402 | ~200 MHz | 50 MHz - 800 MHz |
コンデンサ選択戦略
- 1.高周波から始める: 各ICピンまたはピンクラスタに0.1μFおよび0.01μFコンデンサを選択。これらは100 MHz以上の高速過渡現象を処理します。
- 2.中周波コンデンサを追加: 各ICの周りに1μFおよび10μFコンデンサを配置して、1〜50 MHzの範囲をカバーします。
- 3.バルクキャパシタを使用: 各電源レールに100μFおよび1000μFコンデンサを追加して、低周波過渡現象とVRMループの安定性を処理します。
- 4.インピーダンス曲線を検証: PDNシミュレーションツールを使用してインピーダンス対周波数をプロットし、ギャップを排除するために値を調整します。
要求の厳しいアプリケーションでは、単一の大容量コンデンサではなく、同じ値の複数のコンデンサを並列に使用することを検討してください。たとえば、10個の0.1μFコンデンサは、単一の1μFコンデンサよりも低い総等価直列インダクタンス(ESL)を提供し、高周波性能を向上させます。
コンデンサ配置戦略
最高のコンデンサでも、適切に配置されなければ失敗します。コンデンサとICピン間の経路インダクタンスは、PDNインピーダンスに直接加算され、高周波でコンデンサが無効になります。この寄生インダクタンスを最小化するには、慎重な配置とビア戦略が必要です。
配置のベストプラクティス
デカップリングコンデンサをICの電源ピンのすぐ隣に配置します。0.1μF以下の値の場合、10mm未満の距離を目標とします。距離が1mm増えるごとに約1nHのインダクタンスが追加されます。
各コンデンサパッドは、電源/グランドプレーンに接続するために複数のビア(2〜4個)を使用する必要があります。並列ビアは総インダクタンスを低減します。単一の大きなビアを避ける-2つの小さなビアは1つの大きなビアよりも優れています。
ICの電源ピンからコンデンサへ、そしてビアを介してグランドプレーンに戻る経路はループを形成します。インダクタンスとEMIを減らすために、このループを可能な限り小さく保ちます。理想的には、ICピンと同じ側にコンデンサを配置します。
複数の電源ピンを持つICの場合、すべての側面にコンデンサを均等に分配します。これにより、すべてのピンへの低インピーダンス経路が確保され、電流の不均衡による特定領域の過熱が防止されます。
一般的な配置ミス
- PCBの裏面にICから離れてコンデンサを配置
- コンデンサパッドとビア間に長いトレースを使用
- 複数のコンデンサ間で単一のビアペアを共有
- レイヤスタックアップと電源/グランドプレーン間の容量を無視
電源プレーン設計
電源とグランドプレーンはPDNの基盤であり、分散容量、低インピーダンス分配、信号層間のシールドを提供します。適切なプレーン設計は、ターゲットインピーダンスの達成とEMIの最小化に不可欠です。
プレーン容量計算
プレーン設計ガイドライン
- 隣接層を使用: 電源とグランドプレーンを隣接層に配置して、容量を最大化し、プレーン間のインダクタンスを最小化します。
- 分割を最小化: プレーンを分割せずに連続的に保ちます。分割はインピーダンスを増加させ、EMIを発生させ、リターン電流経路を妨げます。
- 薄い誘電体を使用: 薄い誘電体(2〜4mil)は、電源とグランドプレーン間でより高い容量を提供します。高速設計の場合、3mil以下を目標とします。
- 複数のグランドプレーン: 複数のグランドプレーンを使用して、信号のリターンパスを提供し、電源プレーンを互いに分離してノイズカップリングを減らします。
共振と反共振
PDN共振は、電源分配ネットワーク設計における最も重要な課題の1つです。コンデンサとインダクタがLC共振回路を形成するために相互作用すると、特定の周波数でインピーダンスがピークに達し、ターゲットインピーダンスを数桁超える可能性があります。これらの共振を理解し制御することは、信号完全性を維持し、電源ノイズの問題を防ぐために重要です。
PDN共振とは?
各コンデンサには等価直列インダクタンス(ESL)と等価直列抵抗(ESR)があります。コンデンサの自己共振周波数(SRF)では、容量性インピーダンスと誘導性インピーダンスが相殺され、インピーダンスが最小になります。ただし、複数のコンデンサを並列接続すると、特定の周波数で反共振点を形成し、インピーダンスが減少するのではなく大幅に増加する可能性があります。
共振の原因
- コンデンサESLミスマッチ: 異なるパッケージサイズと技術のコンデンサは、大幅に異なるESL値を持っています。たとえば、0402パッケージは約0.4nHのESLを持ち、0805パッケージは約1.2nHを持っています。
- ビアインダクタンス: コンデンサを電源プレーンに接続するビアはインダクタンスを追加します。単一のビアは約1〜1.5nHを寄与し、これは高周波で重要になります。
- 不適切なコンデンサ値間隔: 隣接するコンデンサ値間のギャップが大きすぎる場合(たとえば、1μFの中間値なしで0.1μFから10μFに直接ジャンプする)、カバレッジギャップで反共振ピークが発生します。
- プレーンインダクタンス: 電源とグランドプレーン自体には分散インダクタンスがあります。厚い誘電体、プレーン分割、不良接地はこのインダクタンスを増加させます。
共振問題の特定
- PDNインピーダンスシミュレーション: 専用のPDN分析ツール(Keysight ADS、Ansys SIwave、Cadence Sigrityなど)を使用して、DCからGHz範囲までのインピーダンスをプロットします。インピーダンスピークがターゲットインピーダンスを超える箇所を探します。
- 周波数領域測定: ベクトルネットワークアナライザ(VNA)またはPDNインピーダンステストフィクスチャを使用して、実際のPCB上のPDNインピーダンスを測定します。これにより、シミュレーションが見逃す可能性のある実際の共振点が明らかになります。
- 時間領域分析: 電源レール上のノイズとリンギングを観察します。過度のリンギングまたは特定の周波数での持続的な振動は、共振の問題を示しています。
- EMIテスト: PDN共振は、EMIスキャンで特定の周波数でのスパイクとして現れることがよくあります。予期しない狭帯域放射が見られる場合は、同じ周波数でのPDNインピーダンス曲線のピークを確認してください。
共振緩和戦略
- 1.複数のビアを使用: 単一のビアではなく、コンデンサパッドあたり2〜4個のビアを使用します。並列ビアは総インダクタンスを減らします(L_total = L_single / n、nはビアの数)。重要なデカップリングコンデンサの場合、パッドの真下にマイクロビアを使用します。
- 2.適切なコンデンサ値間隔: コンデンサ値間のスケーリングに10:1の比率を使用します(例:0.1μF、1μF、10μF、100μF)。これにより、各コンデンサの有効範囲が次のコンデンサと重なり、ギャップが最小化されます。一部の設計では、3:1または5:1の比率などのより密なスペーシングが有益です。
- 3.ダンピングを追加: 共振周波数でコンデンサに小さな抵抗(0.1〜1Ω)を直列に配置すると、Q因子を減らし、ピークを減衰させることができます。これによりESRが増加しますが、共振周波数でダンピングを提供することは、直流抵抗を最小化するよりも価値がある場合があります。または、ポリマータンタルコンデンサなどの内在的ESRが高いコンデンサ技術を使用します。
- 4.プレーン設計を最適化: 電源/グランドプレーン間の誘電体厚さを減らして、プレーン容量を増やします。高速設計の場合、3mil以下を目標とします。重要な領域でのプレーン分割を避けます。これはインダクタンスを増加させ、共振を悪化させるためです。
- 5.シミュレーションで検証: 設計を完成させる前に、必ずPDNシミュレーションでデカップリングスキームを検証してください。インピーダンス曲線が周波数範囲全体でターゲットインピーダンス以下を維持し、重大なピークがないように、コンデンサの値、数量、配置を調整します。
信号完全性への影響
PDN共振は単なる理論上の問題ではありません - 信号完全性に実用的で測定可能な影響を与えます。特定の周波数でPDNインピーダンスが急上昇すると、これらの周波数で切り替え時にチップはより大きな電源レール変動を見ます。これにより:
- •タイミングマージンの減少: 電源ノイズは信号レベルの変動と伝播遅延の変動を引き起こし、セットアップ時間とホールド時間を侵食します。
- •ジッタの増加: 共振周波数でのPDNノイズは、クロックとデータエッジを変調し、決定論的およびランダムジッタ成分を追加します。
- •EMI放射: 共振は特定の周波数でノイズを増幅し、EMI制限を超える可能性が高くなります。
- •ビット誤り率の増加: 高速シリアルリンクでは、PDN共振はアイの高さと幅を減らし、ノイズマージンを減らし、BERを増加させます。
ビアとプレーンインダクタンス
ビアインダクタンスは、PDN設計において最も見落とされがちでありながら最も重要な要素の1つです。コンデンサを電源とグランドプレーンに接続する各ビアは、寄生インダクタンスを導入し、デカップリング性能を低下させ、高周波でのPDNインピーダンスを増加させます。ビアの設計が不適切であれば、慎重に選択されたコンデンサでさえ、ビアインダクタンスのために無効になる可能性があります。
ビアインダクタンスの影響
ビアインダクタンスは、コンデンサがICに高周波電流を供給する能力に直接影響します。ICが高周波で切り替わるとき、高速の電流過渡応答が必要です。コンデンサはビアを通じてこれらの電流を供給する必要があり、ビアインダクタンスは電流の変化率(di/dt)を制限し、電源レールに電圧降下(V = L × di/dt)を引き起こします。
ビアインダクタンスの計算
典型的なPCBビアのインダクタンスは、その物理的寸法に依存します。1.6mm厚のPCBを貫通する標準的なスルーホールビアの場合、インダクタンスは約1.0-1.2nHです。これは小さく見えるかもしれませんが、高周波で大きな影響を与えます:
- •100MHzでは、1nHのビアのインピーダンスは約0.6Ωであり、ターゲットインピーダンスを超える可能性があります
- •1GHzでは、同じビアインピーダンスは6.3Ωに達し、ほとんどのターゲットインピーダンスをはるかに超えます
- •直列の2つのビア(電源用1つ、グランド用1つ)は、総インダクタンスを約2.4nHに倍増させます
ビアインダクタンスを減らす技術
- 1.複数の並列ビアを使用: これはビアインダクタンスを減らす最も効果的な方法です。n個の並列ビアは総インダクタンスをL_total ≈ L_single/nに減らします。クリティカルな高速信号の場合、コンデンサパッドごとに2〜4個のビアを使用します。たとえば、0402コンデンサに2個のビアを使用すると、総インダクタンスを2.4nHから約1.2nHに減らすことができ、4個のビアでは約0.6nHに減らすことができます。
- 2.ビア長を最小化: ビアインダクタンスは長さに比例します。PCB全体を貫通するスルーホールビアではなく、必要な層のみを接続するブラインドビアとベリードビアを使用します。たとえば、コンデンサがトップレイヤーにあり、電源プレーンがL3レイヤーにある場合、スルーホールビアの代わりにトップレイヤーからL3へのブラインドビアを使用すると、ビア長を半分以上削減できます。
- 3.パッド内ビア(VIP)技術: コンデンサパッドの真下にビアを配置し、トレースインダクタンスを排除します。これはリフロー中にはんだがビアを通って流れるのを防ぐためにビアの充填とメッキが必要ですが、総ループインダクタンスを最大50%削減できます。これは高周波デカップリングコンデンサ(>100MHz)に特に効果的です。
- 4.プレーン間隔を縮小: 電源とグランドプレーンを近づけて配置すると、プレーン容量が増加し、ビアが通過する必要がある距離が減少します。高速設計の場合、電源/グランドペア間の間隔を3〜5mil(75〜125μm)にすることを目指します。これはビア長を短縮するだけでなく、ICのより良いローカルエネルギー貯蔵も提供します。
マルチビア戦略
最低のPDNインピーダンスを必要とする高性能設計では、体系的なマルチビア戦略の実装が不可欠です:
- 0201/0402コンデンサごとに2ビア (パッドごとに1ビア)
- 0603/0805コンデンサごとに4ビア (パッドごとに2ビア)
- クリティカルICの電源ピンに専用ビア — ピンごとに少なくとも1ビア、できれば2ビア
- 対称的なビア配置 ループ面積を最小化し、電流経路のバランスを維持する
- ビア共有を避ける — 各コンデンサには専用の電源とグランドビアが必要
PDNシミュレーションと解析
PDNシミュレーションは、電源分配ネットワーク設計を検証し、製造前に潜在的な問題を特定するための重要なステップです。現代のPDNの複雑さにより、手作業での計算だけでインピーダンスを正確に予測し、共振を特定し、デカップリング戦略を検証することは不可能です。シミュレーションツールにより、エンジニアはパッケージ、PCB、チップ間の相互作用を含む完全なPDN動作を分析し、すべての動作条件下で設計がターゲットインピーダンス要件を満たすことを保証できます。
シミュレーション方法
PDN解析は主に2つの補完的なシミュレーション方法を使用し、それぞれが電源分配ネットワークのパフォーマンスに関する異なる洞察を提供します:
周波数領域解析
- インピーダンスプロファイル: PDNインピーダンスが周波数とともにどのように変化するかを示し、共振ピークと反共振谷を特定します。
- ターゲットインピーダンス検証: PDNインピーダンスがすべての関連周波数でターゲットインピーダンス以下であることを確認します。
- デカップリング最適化: 異なるコンデンサの組み合わせと配置戦略の有効性を評価します。
- 高速解析: 計算効率が高く、迅速な設計反復と「もしも」のシナリオを可能にします。
時間領域解析
- 過渡応答: チップの電源投入やバースト活動などの実際の電流過渡応答に対するPDNの応答をシミュレートします。
- 電圧リップル: 電源レールの電圧変動を直接測定し、電圧マージンの即時評価を提供します。
- 最悪ケース解析: 仕様外の電圧違反につながる可能性のある極端な動作条件を特定します。
- シグナルインテグリティとの共同シミュレーション: PDNノイズが信号品質とタイミングにどのように影響するかを評価します。
一般的なPDNシミュレーションツール
エンジニアはPDN解析にさまざまな専門ソフトウェアツールを使用し、それぞれに特定の強みと使用事例があります:
Ansys SIwave/HFSS
PCBとパッケージレベルのPDN解析のための業界標準ツール。SIwaveは電源整合性と信号整合性解析に特化しており、正確な周波数領域インピーダンスシミュレーションと共振識別を提供します。HFSSは複雑な構造と高周波効果解析のための全波3D電磁シミュレーションを提供します。
Cadence Sigrity PowerDC/PowerSI
包括的な電源整合性シミュレーションプラットフォーム。PowerDCは直流電圧降下(IR drop)と電流分布を解析し、PowerSIは周波数領域と時間領域のPDNシミュレーションを実行します。AllegroやOrCADなどのCadence PCBツールとのシームレスな統合により、設計環境で直接PDN解析が可能です。
Mentor (Siemens) HyperLynx PI
迅速なセットアップと直感的なビジュアライゼーションで知られる使いやすい電源整合性シミュレーションツール。周波数領域インピーダンス解析、デカップリングコンデンサ最適化、直流電圧降下解析を提供します。迅速なターンアラウンドタイムと簡単な学習曲線を必要とするエンジニアリングチームに特に適しています。
Keysight ADS/PathWave
堅牢なPDN解析機能を備えた高度なRFおよび高速デジタルシミュレーションプラットフォーム。Advanced Design System (ADS)は、正確なコンポーネントモデルとSパラメータ解析を備えた周波数領域および時間領域シミュレーションを提供します。5G、ミリ波、高速シリアルリンクなど、RF/高速デジタル共同設計を必要とするアプリケーションに特に適しています。
シミュレーションのベストプラクティス
正確で信頼性の高いPDNシミュレーション結果を確保するために、エンジニアは次の重要な実践に従う必要があります:
- 1.正確なコンポーネントモデルを使用: メーカーからコンデンサ、パッケージ、VRMのSPICEモデルまたはSパラメータを入手します。簡略化されたコンデンサモデル(ESRとESLのみを使用)は、重要な高周波動作を見逃す可能性があります。特にセラミックコンデンサの場合、温度とバイアス依存性を含めます。
- 2.完全なシステムをモデル化: VRM出力インピーダンス、PCBプレーン、ビア、コンデンサ、パッケージ、チップ入力インピーダンスを含めます。VRMまたはPCBレベルでの孤立したシミュレーションは、重要なシステムレベルの共振と相互作用を見逃す可能性があります。境界条件とポートインピーダンスが実際のハードウェアを正しく表していることを確認します。
- 3.測定で検証: 可能な場合は、シミュレーション結果を実際のハードウェア測定と比較します。ベクトルネットワークアナライザ(VNA)を使用してPCBインピーダンスを測定するか、オシロスコープを使用して動作中の電源レールノイズを測定します。シミュレーションと測定の不一致は、モデリングの仮定や欠落している寄生効果を特定するのに役立ちます。将来の設計のために信頼できるシミュレーションライブラリを確立します。
- 4.変動解析を実施: コンポーネントの公差、温度変動、プロセス変動を考慮します。コンデンサは、温度範囲とDCバイアス条件全体で大幅に変化します。最悪ケース条件(最低容量、最高ESR、最高温度)でシミュレーションを実行して設計マージンを検証します。モンテカルロ解析は、組み合わせた公差効果を明らかにすることができます。
- 5.反復的に最適化: シミュレーションを使用して、最適化されたコンデンサの選択と配置を導きます。初期デカップリングスキームから始め、インピーダンス違反を特定し、次にコンデンサを体系的に追加または調整して目標を達成します。将来の参照のために設計決定とトレードオフを文書化します。コスト、PCBスペース、コンデンサの入手可能性などの実際的な制約を考慮します。
シミュレーションフローの概要
成功したPDN設計は、体系的なシミュレーション駆動プロセスに従います:
- IC仕様とターゲットインピーダンス計算から始めて要件を定義
- すべての主要コンポーネントを含む初期PDNモデルを作成
- 周波数領域シミュレーションを実行してインピーダンス違反と共振を特定
- デカップリングコンデンサの選択と配置を反復的に最適化
- 時間領域シミュレーションを実行して過渡応答と電圧マージンを検証
- 製造前に最悪ケース条件で変動解析を実施
- プロトタイプで検証し、必要に応じてモデルを改良
一般的なPDN問題
慎重に設計されていても、電源分配ネットワークは、システムのパフォーマンスと信頼性に影響を与えるさまざまな問題に直面する可能性があります。これらの一般的な問題とその解決策を理解することは、堅牢なPDN設計を実現するために不可欠です。このセクションでは、電圧降下、グラウンドバウンス、プレーン共振、効果的な緩和戦略など、高速デジタルシステムで最も一般的な電源整合性の問題について説明します。
電圧降下問題
電圧降下とは、負荷が突然増加したときにIC電源ピンでの電圧が一時的に低下することを指します。これは、PDNが過渡電流需要を十分に速く供給できない場合に発生し、電圧が仕様限界を下回り、論理エラー、タイミング違反、またはシステム障害を引き起こす可能性があります。
症状
- 高負荷時のプロセッサまたはFPGAの断続的なクラッシュまたはリセット
- データ破損または計算エラー
- クロックまたはPLLロック障害
- 電源レールで過度のノイズまたはリップルが観察される
解決策
- デカップリング容量を増やす: 負荷過渡時により多くの電荷蓄積を提供するために、より多くのコンデンサまたはより大きな値を追加します。ターゲットインピーダンスを満たすために必要な総容量を再計算します。
- コンデンサ配置を最適化: デカップリングコンデンサをIC電源ピンのできるだけ近くに配置します。コンデンサとIC間の経路長さ1ミリメートルごとにループインダクタンスが追加され、応答時間が減少します。
- ビアインダクタンスを減らす: 各コンデンサに複数のビア(2〜4個)を使用するか、ビアインパッド技術を採用してコンデンサパッドの直下にビアを配置し、インダクタンスを最小化します。
- VRM設計を改善: VRM出力容量が十分であり、適切に配置されていることを確認します。より速い過渡応答を持つより高性能なVRMの使用を検討します。
グラウンドバウンス問題
グラウンドバウンス(同時スイッチングノイズSSNとも呼ばれる)は、複数の出力が同時に切り替わるときに発生し、グランドプレーン電圧の一時的なシフトを引き起こします。パッケージピンとPCB経路の寄生インダクタンスによって引き起こされるグラウンドバウンスは、ノイズマージン、信号整合性の問題を生み出し、誤ったスイッチングを引き起こす可能性があります。
症状
- 信号整合性の低下、アイダイアグラムのクローズ
- タイミング違反とセットアップ/ホールド時間の問題
- 高速デジタルインターフェース(DDR、PCIe、USB)のビットエラー率の増加
- レシーバー入力でのノイズスパイク
解決策
- グランドピン数を増やす: ICとコネクタにより多くのグランドピンを持つパッケージを使用します。より多くの並列グランドピンは、総グランドパスインダクタンスを減少させます。
- 電源/グランドプレーン設計を改善: より薄い誘電体を持つ隣接した電源とグランドプレーンを使用して高いプレーン容量を作成し、スイッチングイベント中のグランド電位を安定化させます。
- ローカルデカップリングを追加: 高速出力ドライバーの近くにデカップリングコンデンサを配置して、スイッチング中にローカル電流を提供します。これにより、主電源プレーンから引き出される過渡電流が減少します。
- ドライバーエッジレートを制御: アプリケーションに適した最も遅いエッジレートを使用します。より速いエッジはより高いdi/dtを生成し、より大きなグランドバウンスをもたらします。多くのICはプログラム可能な出力ドライブ強度を許可します。
電源プレーン共振問題
電源プレーン共振は、プレーンペア間に形成される分散LCネットワークが特定の周波数で共振するときに発生します。これらの共振周波数では、PDNインピーダンスが急激に上昇し、ターゲットインピーダンスをはるかに超える可能性があり、これらの周波数でのノイズ増幅を引き起こします。共振は、プレーン容量、プレーンインダクタンス、デカップリングコンデンサ間の相互作用によって引き起こされます。
症状
- ターゲットインピーダンスをはるかに超えるPDNインピーダンス曲線のスパイク
- 特定周波数でのEMI放射の増加
- 電源レールでのリンギングとオーバーシュート
- 重要なクロック周波数またはそのハーモニクスでのパフォーマンスの問題
解決策
- デカップリングコンデンサカバレッジを実装: 全周波数範囲をカバーするために複数のコンデンサ値を使用します。各コンデンサ値は異なる周波数範囲をターゲットとし、重複する応答でギャップを埋めます。
- 共振を減衰: 共振周波数で適切なESRを持つコンデンサを追加して減衰を提供します。コンデンサESRは共振点でエネルギーを散逸させ、インピーダンスピークを減少させます。
- プレーン設計を最適化: より薄い誘電体を使用してプレーンインダクタンスを減らすか、プレーンサイズを増やしてプレーン容量を増やします。どちらも共振周波数をより高い位置に押し上げ、影響を少なくします。
- シミュレーションを使用して識別と修正: 周波数領域PDNシミュレーションを実行して共振ピークを特定します。インピーダンス曲線が滑らかになり、周波数範囲全体でターゲット以下に留まるまで、コンデンサ値と数量を反復的に調整します。
PDNトラブルシューティングの概要
成功したPDN設計には、電源整合性の問題を特定して解決するための体系的なアプローチが必要です。徹底的な要件分析から始め、シミュレーションで設計を検証し、プロトタイプで測定を行ってパフォーマンスを確認します。最も一般的な問題 — 電圧降下、グラウンドバウンス、プレーン共振 — は、適切なデカップリング戦略、最適化されたコンデンサ配置、PDNインピーダンス特性への注意深い配慮によって、通常防ぐことができます。
- • 潜在的な問題を特定するために早期かつ頻繁にPDNシミュレーションを使用
- • コンデンサの配置とビア設計は容量値と同じくらい重要
- • プロトタイプ測定でシミュレーション結果を検証
- • 設計時に製造変動とコンポーネント許容差を考慮
PDN設計チェックリスト
成功したPDN設計には、多くの側面への細心の注意が必要です。この包括的なチェックリストは、初期計画から最終検証までのステップバイステップガイドを提供します。このチェックリストを使用して、PDN設計がすべての重要な要件を満たし、信頼性の高い電力供給と最適なシステムパフォーマンスのためのベストプラクティスに従っていることを確認してください。
ターゲットインピーダンス計画
- 電源レール電圧と許容差を決定: すべてのICデータシートからVDDと許容差の仕様を収集します(例:1.0V ±5%)。静的および動的電圧要件を文書化します。
- 最大許容電流を計算: 仕様と最悪ケース消費電力推定を使用して、各電源レールのピーク過渡電流を推定します。すべてのIC、FPGA、プロセッサ、周辺機器の同時スイッチング活動を含めます。
- ターゲットインピーダンス式を適用: Ztarget = (Vripple × VDD) / (Imax × VDD) = Vripple / Imaxを計算します。例:1.0Vレールで5%リップル(0.05V)と10Aピーク電流の場合、Ztarget = 0.05V / 10A = 5 mΩ。
- 周波数範囲を決定: 重要な周波数範囲を特定します。通常、DCからICの最高動作周波数の5次高調波まで。高速デジタルの場合、通常DCから1 GHzの範囲。
- 設計マージンを追加: 不確実性を考慮して、計算されたターゲットインピーダンスを20〜30%削減します。Zcalc = 5 mΩの場合、マージンを確保するためにZtarget = 3.5〜4 mΩを設計に使用します。
デカップリングコンデンサの選択
- コンデンサ値の分布を作成: 10×の進行を使用して複数のコンデンサ値を選択し(例:1µF、100nF、10nF、1nF)、周波数範囲全体をカバーします。各値は異なる周波数で低インピーダンスを提供します。
- 適切なコンデンサ技術を選択: >1µFにはセラミックX7R/X5Rを、高周波にはC0G/NP0を、大容量にはタンタル/アルミ電解を使用します。信頼性のために定格電圧>1.5×VDDを確認します。
- ESRとESL仕様を確認: メーカーから完全なSパラメータまたはインピーダンス対周波数曲線を取得します。低ESL(0402で<500pH)と適切なESRがパフォーマンスに不可欠です。低ESLのために0402/0201パッケージを優先します。
- 必要なコンデンサ数を計算: シミュレーションを使用して、ターゲットインピーダンスを達成するために必要な各値の数を決定します。メーカーの推奨から始めて、シミュレーション結果に基づいて最適化します。
- 温度とバイアス効果を考慮: セラミックコンデンサはDCバイアスと温度で容量を失います。X7Rは定格電圧で最大30%の容量を失う可能性があります。これらのディレーティングを計算に含めます。
レイアウトの考慮事項
- コンデンサの配置を最適化: デカップリングコンデンサをIC電源ピンのできるだけ近くに配置します。高周波コンデンサ(100nF、10nF)の距離目標は<5mmです。コンデンサパッドからICピンまでの銅トレース長を最小化します。
- 低インダクタンスビア接続を使用: 各コンデンサに複数のビア(端ごとに2〜4個)を使用して、プレーンに直接接続します。デイジーチェーンを避けます。ビア直径≥0.3mm、間隔<1mm。利用可能な場合はマイクロビアを優先して、最低インダクタンスを実現します。
- 低インピーダンスプレーンを作成: 2〜4ミルの誘電体厚さで隣接する電源/グランドプレーンを使用します。プレーンを連続的に保ち、分割とギャップを最小化します。良好な容量のために少なくとも80%のプレーンカバレッジを確保します。
- 電流リターンパスを計画: 各電源接続がグランドプレーンに明確で低インピーダンスのリターンパスを持つことを確認します。電流リターンパスを中断するプレーン分割を避けます。デカップリングコンデンサがローカル低インピーダンスループを形成することを確認します。
- PCBスタックアップの対称性を実装: 反りを最小化するためにバランスの取れたスタックアップ(例:SIG-GND-PWR-SIG-PWR-GND-SIG)を使用します。最適な熱放散と低インピーダンスのために、重要な電源プレーンを中央層に配置します。
検証項目
- PDNシミュレーションを実行: DCから最大関心周波数まで周波数領域インピーダンス解析を実行します。PDNインピーダンスが周波数範囲全体でターゲット以下に留まることを確認します。すべての共振ピークを特定して修正します。
- 時間領域解析を実行: 実際の電流波形を使用して過渡応答をシミュレートします。最悪ケースのスイッチングイベントの電圧降下、オーバーシュート、安定時間を確認します。すべての条件で電圧が仕様内に留まることを確認します。
- DRCチェックを実施: すべてのコンデンサビア接続の設計ルールを確認します。最小間隔、環状サイズ、ビアからパッドまでの距離を確認します。製造能力が設計要件に適合することを確認します。
- BOMと入手可能性をレビュー: 選択したすべてのコンデンサが複数のサプライヤから入手可能であることを確認します。リードタイムとライフサイクルステータスを確認します。重要なコンポーネントの代替部品を特定します。
- プロトタイプ検証測定: 最初のプロトタイプでPDNインピーダンスを測定します(VNA方法)。動的負荷条件下で電源レールのリップルとノイズを測定します。結果をシミュレーションと比較し、必要に応じてモデルを改良します。
- 設計決定を文書化: ターゲットインピーダンス計算、コンデンサ選択の理由、シミュレーション結果、測定データを含むPDN設計レポートを作成します。ベストプラクティスからの逸脱とその理由を文書化します。
チェックリスト使用のヒント
このチェックリストは、計画から検証まで線形的に使用されるように設計されています。ただし、PDN設計は反復的なプロセスです。シミュレーションが問題を示したり、測定が期待と一致しない場合は、以前のステップを再訪する必要があるかもしれません。各設計フェーズで詳細なドキュメントを保持し、ICサプライヤとPCBメーカーとのフィードバックループを確立して、PDN設計アプローチを継続的に改善してください。
- • 要件分析から始める - ターゲットインピーダンスを知る
- • プロトタイプ作成前に常にシミュレーションで設計を検証
- • レイアウトはコンデンサの選択と同じくらい重要
- • 測定でシミュレーションを検証し、モデルを更新
- • 将来の設計参照のためにすべてを文書化