はじめに：DDRメモリ設計の課題
DDR（ダブルデータレート）メモリインターフェースは、正しく設計するのが最も困難な高速インターフェースの1つです。差動信号を使用する他のプロトコルとは異なり、DDRはタイトなタイミングマージンを持つシングルエンド信号に依存しているため、信号完全性の問題に特に敏感です。
DDR設計が困難な理由
成功するDDR設計には、インピーダンス制御、長さマッチング、終端、クロストーク軽減、電源整合性への細心の注意が必要です。このガイドでは、DDR3、DDR4、DDR5設計の各側面を実践的なガイドラインとともに説明します。
DDR世代の概要
各DDR世代は、より高速化と新しい設計上の課題をもたらします。主な違いを理解することで、適切な設計戦略を選択できます。
DDR世代の比較
| パラメータ | DDR3 | DDR4 | DDR5 |
|---|---|---|---|
| データレート | 800-2133 MT/s | 1600-3200 MT/s | 3200-6400 MT/s |
| 電圧（VDD） | 1.5V / 1.35V | 1.2V | 1.1V |
| プリフェッチ | 8n | 8n | 16n |
| バンクグループ | - | 4 | 8 |
| チャネル | 1 × 64-bit | 1 × 64-bit | 2 × 32-bit |
DDR5設計の考慮事項
- オンボード電圧レギュレータ（PMIC）には専用の電源設計が必要
- 決定帰還等化（DFE）により一部のSI要件が緩和
- 2つの独立した32ビットチャネルによりルーティングの複雑さが増加
- より厳格なインピーダンス公差（標準40Ω ±10%）
DDR信号グループとトポロジー
DDRメモリインターフェースには、異なる電気特性とタイミング要件を持つ複数の信号グループが含まれています。これらのグループとそのトポロジーを理解することは、PCBレイアウトの成功に不可欠です。
主要DDR信号グループ
アドレス/コマンド(CA)信号
- • トポロジー：スター（1対N）
- • 終端：コントローラ側ODT
- • 長さマッチング：CAグループ内±25 ps（DDR4）
データ(DQ)およびデータストローブ(DQS)信号
- • トポロジー：ポイントツーポイントまたはダブルT（フライバイ）
- • 終端：メモリ側ODT
- • 長さマッチング：DQグループ内±5 ps、DQS-DQスキュー<±10 ps
クロック(CLK)信号
- • トポロジー：ポイントツーポイント差動ペア
- • インピーダンス：100Ω差動
- • 長さマッチング：CLKペア内±5 ps
トポロジーの考慮事項
- フライバイトポロジーはCA信号反射を減少させますが、DQ/DQS設計の複雑さを増加させます
- 各DRAMデバイスには慎重に制御されたスタブ長が必要（通常<250 mil）
- マルチDIMM構成では、分岐点の正確な配置とインピーダンスマッチングが必要
DDRインピーダンス制御
正確なインピーダンス制御の維持は、DDR信号完全性に不可欠です。インピーダンスの不整合は反射、オーバーシュート、信号品質の低下を引き起こします。
DDRインピーダンス目標
| 信号タイプ | DDR3 | DDR4 | DDR5 |
|---|---|---|---|
| アドレス/コマンド | 40-60Ω | 40Ω ±10% | 40Ω ±10% |
| DQ/DQS/DM | 40-60Ω | 40Ω ±10% | 40Ω ±10% |
| クロック（差動） | 100Ω ±10% | 100Ω ±10% | 100Ω ±10% |
| 制御信号 | 40-60Ω | 40Ω ±10% | 40Ω ±10% |
これらの目標を達成するには、正確なトレース幅制御、誘電材料の選択、積層設計が必要です。インピーダンス計算機を使用してトレースジオメトリを検証し、製造前にTDR測定で検証してください。
DDRタイミング制約
DDRインターフェースはソース同期クロッキングを使用し、データストローブ(DQS)がデータと共に伝送されます。正確なタイミングは、データが有効なウィンドウ内でキャプチャされることを保証するために重要です。
重要なタイミングパラメータ
tDQSS
クロックに対するDQSの位相関係。書き込み操作に重要。
tDQSQ
DQSとDQ間のスキュー。データ読み出しアイダイアグラムに影響。
tSU/tH
セットアップとホールド時間。データ有効ウィンドウを定義。
tHP/tDS
DQSハイパルス幅とデューティサイクルスキュー。サンプリングポイントに影響。
タイミングマージンは、速度、温度、電圧、製造ばらつきによって変化します。常に最悪ケースのための十分なマージンを残してください。すべての動作コーナーのタイミングを検証するためにIBISシミュレーションを使用してください。
DDR長さマッチング要件
長さマッチングは、信号が同時に目的地に到達することを保証します。DDRの場合、異なる信号グループは、その機能とタイミング関係に基づいて異なるマッチング要件があります。
DDR4長さマッチングルール
8ビットDQバイトグループ内のすべてのビットは±5 ps（約±0.7 mm）にマッチする必要があります
各DQSペアは、関連するDQグループの±10 ps以内である必要があります（約±1.4 mm）
すべてのCA信号は±25 ps（約±3.5 mm）にマッチする必要があります
差動クロックペアのPとNトレースは±5 psにマッチする必要があります
長さ調整には蛇行またはジグザグパスを使用してください。結合を避けるために、蛇行間隔をトレース幅の少なくとも3倍に保ってください。ビアを通じて補償するのではなく、重要な高速DDR層に長さマッチングを集中させてください。
DDR終端戦略
DDRはオンダイ終端(ODT)を使用して反射を減少させ、信号完全性を改善します。適切なODT構成は信頼性の高い動作に不可欠です。
DDRクロストーク軽減
高密度DDRレイアウトでは、クロストークが主な懸念事項です。適切な間隔、積層設計、ルーティング戦略によりクロストーク効果を最小化できます。
DDR電源整合性
DDRメモリはクリーンで安定した電源を必要とします。電源ノイズは直接信号ノイズに変換され、タイミングマージンを減少させ、データエラーを引き起こします。
DDR積層設計
積層設計はインピーダンス、クロストーク、信号完全性の特性を決定します。DDR設計にはすべての電気的要件を満たす慎重に設計された積層が必要です。
DDR SIシミュレーション
信号完全性シミュレーションは、製造前にDDR設計を検証するために重要です。IBISモデルとシミュレーションツールを使用してタイミング、アイダイアグラム、電源整合性を検証してください。
DDR設計チェックリスト
- すべての信号グループのインピーダンス目標を検証
- 長さマッチング要件が満たされていることを確認（グループ内、DQS-DQ、クロックペア）
- フライバイトポロジーとスタブ長を確認
- ODT構成と終端スキームを検証
- IBISモデルでSIシミュレーションを実行
- 電源整合性を確認：ターゲットインピーダンス、デカップリング、プレーン設計
- 参照プレーンの連続性とリターンパスを検証
- すべてのベンダーガイドラインとリファレンスデザイン要件が満たされていることを確認
重要なポイント
- DDRインターフェースには、インピーダンス、タイミング、クロストークへの注意が必要
- 各DDR世代には特定の設計要件と制約がある
- 各新DDR世代で長さマッチング要件が厳しくなる
- 電源整合性は重要で、特にPOD信号に対して
- SIシミュレーションは不可欠—製造前に検証
- ベンダーガイドラインとリファレンスデザインを出発点として使用