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信号整合性

高速デジタル設計ガイド

USB、PCIe、イーサネット、SerDesインターフェースのルーティング技術をマスターします。 材料選択からチャネルシミュレーションまで、現代の信号整合性要件を満たすPCBを設計する方法を学びます。

主要な設計考慮事項

  • インピーダンス制御 (±5-10%)
  • ペア内の長さ整合
  • 挿入損失バジェット
  • リターンロス(インピーダンス整合)
  • クロストーク絶縁

一般的な高速インターフェース

インターフェースデータレートZdiff損失感度推奨材料
USB 2.0480 Mbps90ΩFR-4
USB 3.0/3.15/10 Gbps90ΩFR-4 / 中損失
USB 3.2/420/40 Gbps85Ω低損失
PCIe Gen38 GT/s85ΩFR-4 / 中損失
PCIe Gen416 GT/s85Ω中損失 / Megtron
PCIe Gen532 GT/s85Ω重要Megtron 6/7
1GbE1 Gbps100ΩFR-4
10GbE10 Gbps100ΩFR-4 / 中損失
25GbE25 Gbps100ΩMegtron 6
100GbE (4x25G)100 Gbps100ΩMegtron 6/7

設計のベストプラクティス

差動ペアルーティング

  • • P/N長さを5ミル以内に整合
  • • 全体にわたって一定の間隔を維持
  • • 結合ペアとしてルーティング、個別にしない
  • • 差動ビアペアを使用

リファレンスプレーンの完全性

  • • 高速トレース下の連続グランド
  • • リターンパスに分割やスロットなし
  • • 層遷移時のグランドビア
  • • プレーン境界を越えない

ビア最適化

  • • ビアスタブの最小化(必要に応じてバックドリル)
  • • 実用的な最小ビアサイズを使用
  • • 信号ビア近くにグランドビアを追加
  • • モデルでビアインダクタンスを考慮

よくある質問

トレースはいつ伝送線路になりますか?

トレースの長さが信号波長の1/10(λ/10)を超えるか、伝播遅延が信号立ち上がり時間に比べて重要な場合、トレースは伝送線路として機能します。経験則:立ち上がり時間<1nsの信号の場合、1インチ以上のトレースを伝送線路として扱います。現代の高速信号では、ほぼすべてのトレースが伝送線路です。

NRZとPAM4のどちらを選ぶべきですか?

NRZ(非ゼロ復帰)は2レベルを使用し、より単純ですが、データレートに応じてナイキスト周波数が2倍になります。PAM4は4レベルを使用し、ナイキスト周波数を半分にしますが、より良いSNRが必要です。28 Gbps以上では、NRZナイキスト周波数でのチャネル損失が過度になるため、通常PAM4が使用されます。PAM4はNRZよりも9.5 dB良いSNRが必要です。

クロストークの3Wルールとは何ですか?

3Wルールは、トレース間のエッジ間隔がトレース幅の少なくとも3倍である必要があり、クロストークを許容レベル(〜10%)に低減すると規定しています。積極的なクロストーク目標(<5%)の場合は、4W以上を使用します。このルールはシングルエンドトレースに適用されます。差動ペアには独自の結合要件があります。